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CY7C457-12JCT

更新时间： 2024-09-24 21:11:07
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 先进先出芯片
页数 文件大小 规格书
23页 372K
描述
FIFO, 2KX18, 9ns, Synchronous, CMOS, PQCC52, PLASTIC, LCC-52

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CY7C457-12JCT 技术参数

生命周期：Obsolete零件包装代码：LCC
包装说明：PLASTIC, LCC-52针数：52
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.32.00.71风险等级：5.79
Is Samacsys：N最长访问时间：9 ns
其他特性：RETRANSMIT周期时间：12 ns
JESD-30 代码：S-PQCC-J52长度：19.1262 mm
内存密度：36864 bit内存宽度：18
功能数量：1端子数量：52
字数：2048 words字数代码：2000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：2KX18
输出特性：3-STATE可输出：YES
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装形状：SQUARE封装形式：CHIP CARRIER
并行/串行：PARALLEL认证状态：Not Qualified
座面最大高度：5.08 mm最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
宽度：19.1262 mmBase Number Matches：1

CY7C457-12JCT 数据手册

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57  
CY7C455  
CY7C456  
CY7C457  
512 x 18, 1K x 18, and 2K x 18 Cascadable  
Clocked FIFOs with Programmable Flags  
• Depth Expansion Capability  
• 52-pin PLCC and 52-pin PQFP  
Features  
• High-speed, low-power, first-in first-out (FIFO)  
memories  
Functional Description  
• 512 x 18 (CY7C455)  
The CY7C455, CY7C456, and CY7C457 are high-speed,  
low-power, first-in first-out (FIFO) memories with clocked read  
and write interfaces. All are 18 bits wide. The CY7C455 has a  
512-word memory array, the CY7C456 has a 1,024-word  
memory array, and the CY7C457 has a 2,048-word memory  
array. The CY7C455, CY7C456, and CY7C457 can be cas-  
caded to increase FIFO depth. Programmable features in-  
clude Almost Full/Empty flags and generation/checking of par-  
ity. These FIFOs provide solutions for a wide variety of data  
buffering needs, including high-speed data acquisition, multi-  
processor interfaces, and communications buffering.  
• 1,024 x 18 (CY7C456)  
• 2,048 x 18 (CY7C457)  
• 0.65 micron CMOS for optimum speed/power  
• High-speed 83-MHz operation (12 ns read/write cycle  
time)  
• Low power — ICC=90 mA  
• Fully asynchronous and simultaneous read and write  
operation  
• Empty, Full, HalfFull, andprogrammableAlmostEmpty  
and Almost Full status flags  
These FIFOs have 18-bit input and output ports that are con-  
trolled by separate clock and enable signals. The input port is  
controlled by a free-running clock (CKW) and a write enable  
pin (ENW).  
• TTL compatible  
• Retransmit function  
• Parity generation/checking  
• Output Enable (OE) pins  
• Independent read and write enable pins  
• Center power and ground pins for reduced noise  
• Supports free-running 50% duty cycle clock inputs  
• Width Expansion Capability  
D
0 – 17  
LogicBlock Diagram  
Pin Configurations  
INPUT  
REGISTER  
PLCC  
Top View  
CKW  
ENW  
7
6
5
4
3
2
52 51 50 49 48 47  
1
FLAG/PARITY  
PROGRAM  
REGISTER  
PARITY  
D
D
8
46  
45  
44  
43  
42  
41  
40  
39  
13  
2
WRITE  
CONTROL  
D
14  
D
1
9
D
10  
0
D
15  
XI 11  
D
16  
HF  
ENW 12  
D
17  
FLAG  
LOGIC  
E/F  
13  
14  
15  
16  
17  
18  
19  
20  
CKW  
HF  
FL/RT  
MR  
7C455  
7C456  
7C457  
PAFE/XO  
RAM  
ARRAY  
512 x 18  
1024 x 18  
2048 x 18  
E/F  
CKR  
38 ENR  
37 OE  
XO/PAFE  
WRITE  
POINTER  
READ  
POINTER  
Q
0
Q
1
36  
35  
34  
Q
Q
Q
/PG2/PE2  
17  
Q
2
16  
15  
MR  
RESET  
LOGIC  
Q
3
21 22 23 24 25 26 27 28 29 30 31 32 33  
FL/RT  
EXPANSION  
LOGIC  
XI  
THREE–STATE  
OUTPUT REGISTER  
READ  
CONTROL  
RETRANSMIT  
LOGIC  
OE  
Q
, Q /PG1/PE1  
8
, Q17/PG2/PE2  
c455-1  
c455-2  
0 –  
7
CKR  
ENR  
Q
9– 16  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Document #: 38-06003 Rev. *A  
Revised December 26, 2002  
1234567...23

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与CY7C457-12JCT相关器件

型号 品牌 获取价格 描述 数据表
CY7C457-12JI ETC

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 		x18 Synchronous FIFO
CY7C457-12JIR CYPRESS

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 		FIFO, 2KX18, Synchronous, CMOS, PQCC52, PLASTIC, LCC-52
CY7C457-12JIT CYPRESS

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 		FIFO, 2KX18, 9ns, Synchronous, CMOS, PQCC52, PLASTIC, LCC-52
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