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CY7C4271V-15JI PDF预览

CY7C4271V-15JI

更新时间： 2024-01-07 00:39:04
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 存储内存集成电路先进先出芯片时钟
页数 文件大小 规格书
16页 206K
描述
16K/32K/64K/128K x 9 Low-Voltage Deep Sync FIFOs

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CY7C4271V-15JI 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：QFJ
包装说明：PLASTIC, LCC-32针数：32
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.32.00.71风险等级：5.77
Is Samacsys：N最长访问时间：10 ns
最大时钟频率 (fCLK)：66.7 MHz周期时间：15 ns
JESD-30 代码：R-PQCC-J32JESD-609代码：e0
长度：13.97 mm内存密度：294912 bit
内存集成电路类型：OTHER FIFO内存宽度：9
功能数量：1端子数量：32
字数：32768 words字数代码：32000
工作模式：SYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：32KX9
输出特性：3-STATE可输出：YES
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装等效代码：LDCC32,.5X.6封装形状：RECTANGULAR
封装形式：CHIP CARRIER并行/串行：PARALLEL
峰值回流温度（摄氏度）：225电源：3.3 V
认证状态：Not Qualified座面最大高度：3.556 mm
最大待机电流：0.004 A子类别：FIFOs
最大压摆率：0.03 mA最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：TIN LEAD
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：11.43 mmBase Number Matches：1

CY7C4271V-15JI 数据手册

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CY7C4261V/CY7C4271V  
CY7C4281V/CY7C4291V  
16K/32K/64K/128K x 9 Low-Voltage Deep Sync™ FIFOs  
Features  
Functional Description  
• 3.3V operation for low power consumption and easy  
The CY7C4261/71/81/91V are high-speed, low-power FIFO  
memories with clocked read and write interfaces. All are nine  
bits wide. The CY7C4261/71/81/91V are pin-compatible to the  
CY7C42x1V Synchronous FIFO family. Programmable  
features include Almost Full/Almost Empty flags. These FIFOs  
provide solutions for a wide variety of data buffering needs,  
including high-speed data acquisition, multiprocessor inter-  
faces, and communications buffering.  
integration into low-voltage systems  
• High-speed, low-power, first-in first-out (FIFO)  
memories  
• 16K × 9 (CY7C4261V)  
• 32K × 9 (CY7C4271V)  
• 64K × 9 (CY7C4281V)  
• 128K × 9 (CY7C4291V)  
• 0.35-micron CMOS for optimum speed/power  
• High-speed 100-MHz operation (10-ns read/write cycle  
times)  
These FIFOs have 9-bit input and output ports that are  
controlled by separate clock and enable signals. The input port  
is controlled by a free-running clock (WCLK) and two  
write-enable pins (WEN1, WEN2/LD).  
• Low power  
— ICC = 25 mA  
— ISB = 4 mA  
When WEN1 is LOW and WEN2/LD is HIGH, data is written  
into the FIFO on the rising edge of the WCLK signal. While  
WEN1 and WEN2/LD are held active, data is continually  
written into the FIFO on each WCLK cycle. The output port is  
controlled in a similar manner by a free-running read clock  
(RCLK) and two read enable pins (REN1, REN2). In addition,  
the CY7C4261/71/81/91V has an output enable pin (OE). The  
read (RCLK) and write (WCLK) clocks may be tied together for  
single-clock operation or the two clocks may be run indepen-  
dently for asynchronous read/write applications. Clock  
frequencies up to 100 MHz are achievable. Depth expansion  
is possible using one enable input for system control, while the  
other enable is controlled by expansion logic to direct the flow  
of data.  
• Fully asynchronous and simultaneous read and write  
operation  
• Empty, Full, and programmable Almost Empty and  
Almost Full status flags  
• Output Enable (OE) pin  
• Independent read and write enable pins  
• Supports free-running 50% duty cycle clock inputs  
• Width- Expansion capability  
• 32-pin PLCC  
• Pin-compatible density upgrade to CY7C42X1V family  
• Pin-compatible 3.3V solutions for CY7C4261/71/81/91  
D
LogicBlock Diagram  
0−8  
Pin Configuration  
PLCC  
Top View  
INPUT  
REGISTER  
4
3
2
1
32 31 30  
29  
WCLK  
WEN1WEN2/LD  
D
D
PAF  
PAE  
RS  
1
5
6
7
8
FLAG  
28  
27  
26  
0
WEN1  
WCLK  
WEN2/LD  
PROGRAM  
REGISTER  
CY7C4261V  
CY7C4271V  
CY7C4281V  
CY7C4291V  
WRITE  
GND  
V
9
CC  
25  
24  
23  
22  
21  
CONTROL  
REN1  
RCLK  
REN2  
OE  
Q
8
10  
11  
12  
13  
EF  
Q
7
Q
6
Q
5
PAE  
PAF  
FF  
FLAG  
LOGIC  
Dual Port  
RAM Array  
16K/32K  
14 15 16 17 18 19 20  
WRITE  
POINTER  
READ  
64K/128K  
x 9  
POINTER  
RESET  
LOGIC  
RS  
THREE-STATE  
READ  
CONTROL  
REGISTER  
OUTPUT  
OE  
Q
0−8  
RCLK  
REN1 REN2  
Cypress Semiconductor Corporation  
Document #: 38-06013 Rev. *A  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Revised August 25, 2003  
1234567...16

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型号 品牌 获取价格 描述 数据表
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