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Datasheet > 可编程逻辑 > 可编程逻辑器件> CY7C331-20JC
CY7C331-20JC PDF预览

CY7C331-20JC

更新时间： 2024-11-21 06:51:47
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
18页 428K
描述
Asynchronous Registered EPLD

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CY7C331-20JC 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QLCC包装说明：PLASTIC, LCC-28
针数：28Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.88
其他特性：ASYNCHRONOUS REGISTERED; 12 I/O MACROCELLS; VARIABLE PRODUCT TERMS架构：PAL-TYPE
最大时钟频率：27 MHzJESD-30 代码：S-PQCC-J28
JESD-609代码：e0专用输入次数：12
I/O 线路数量：12输入次数：25
输出次数：12产品条款数：192
端子数量：28最高工作温度：70 °C
最低工作温度：组织：12 DEDICATED INPUTS, 12 I/O
输出函数：MACROCELL封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装等效代码：LDCC28,.5SQ
封装形状：SQUARE封装形式：CHIP CARRIER
峰值回流温度（摄氏度）：NOT SPECIFIED电源：5 V
可编程逻辑类型：OT PLD传播延迟：25 ns
认证状态：Not Qualified子类别：Programmable Logic Devices
最大供电电压：5.5 V最小供电电压：4.5 V
标称供电电压：5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIEDBase Number Matches：1

CY7C331-20JC 数据手册

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1CY7C331  
fax id: 6016  
CY7C331  
Asynchronous Registered EPLD  
• Low power  
Features  
— 90 mA typical ICC quiescent  
— 180 mA ICC maximum  
• Twelve I/O macrocells each having:  
— One state flip-flop with an XOR sum-of-products  
input  
— UV-erasable and reprogrammable  
— Programming and operation 100% testable  
— One feedback flip-flop with input coming from the  
I/O pin  
Functional Description  
— Independent (product term) set, reset, and clock in-  
puts on all registers  
The CY7C331 is the most versatile PLD available for asyn-  
chronous designs. Central resources include twelve full D-type  
flip-flops with separate set, reset, and clock capability. For in-  
creased utility, XOR gates are provided at the D-inputs and the  
product term allocation per flip-flop is variably distributed.  
— Asynchronous bypass capability on all registers un-  
der product term control (r = s = 1)  
— Global or local output enable on three-state I/O  
— Feedback from either register to the array  
I/O Resources  
• 192 product terms with variable distribution to macro-  
cells  
• 13 inputs, 12 feedback I/O pins, plus 6 shared I/O mac-  
rocell feedbacks for a total of 31 true and complemen-  
tary inputs  
• High speed: 20 ns maximum tPD  
• Security bit  
Pins 1 through 7 and 9 through 14 serve as array inputs; pin  
14 may also be used as a global output enable for the I/O  
macrocell three-state outputs. Pins 15 through 20 and 23  
through 28 are connected to I/O macrocells and may be man-  
aged as inputs or outputs depending on the configuration and  
the macrocell OE terms.  
• Space-saving 28-pin slim-line DIP package; also avail-  
able in 28-pin PLCC  
Logic Block Diagram  
OE/I  
I
I
I
I
I
GND  
8
I
I
I
I
I
I
I
0
12  
11  
10  
9
8
7
6
5
4
3
2
1
14  
13  
12  
11  
10  
9
7
6
5
4
3
2
1
PROGRAMMABLE AND ARRAY  
(192x62)  
4
12  
6
10  
8
8
8
8
10  
6
12  
4
15  
16  
I/O  
17  
I/O  
18  
I/O  
19  
20  
I/O  
21  
22  
23  
I/O  
24  
25  
27  
28  
26  
C331–1  
I/O  
11  
I/O  
7
GND  
V
CC  
I/O  
I/O  
I/O  
I/O  
I/O  
0
10  
9
8
6
5
4
3
2
1
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
January 1989 – Revised December 1992  
1234567...18

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与CY7C331-20JC相关器件

型号 品牌 获取价格 描述 数据表
CY7C331-20JCT CYPRESS

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 		OT PLD, 25ns, CMOS, PQCC28, PLASTIC, LCC-28
CY7C331-20PC CYPRESS

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 		Asynchronous Registered EPLD
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CY7C331-25JCR CYPRESS

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CY7C331-25JCT CYPRESS

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 		OT PLD, 25ns, CMOS, PQCC28, PLASTIC, LCC-28
CY7C331-25LMB CYPRESS

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