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CY7C185-35SCT

更新时间： 2024-10-01 20:04:19
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 输入元件静态存储器光电二极管输出元件内存集成电路
页数 文件大小 规格书
11页 244K
描述
Standard SRAM, 8KX8, 35ns, CMOS, PDSO28, 0.300 INCH, MO-119, SOIC-28

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CY7C185-35SCT 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：SOIC
包装说明：0.300 INCH, MO-119, SOIC-28针数：28
Reach Compliance Code：not_compliantECCN代码：EAR99
HTS代码：8542.32.00.41Factory Lead Time：1 week
风险等级：5.74最长访问时间：35 ns
其他特性：TTL COMPATIBLE INPUTS/OUTPUTS; LOW POWER STANDBY MODE; AUTOMATIC POWER DOWNI/O 类型：COMMON
JESD-30 代码：R-PDSO-G28JESD-609代码：e0
长度：17.907 mm内存密度：65536 bit
内存集成电路类型：STANDARD SRAM内存宽度：8
湿度敏感等级：1功能数量：1
端子数量：28字数：8192 words
字数代码：8000工作模式：ASYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：8KX8输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP28,.4封装形状：RECTANGULAR
封装形式：SMALL OUTLINE并行/串行：PARALLEL
峰值回流温度（摄氏度）：220电源：5 V
认证状态：Not Qualified座面最大高度：2.67 mm
最大待机电流：0.015 A最小待机电流：4.5 V
子类别：SRAMs最大压摆率：0.1 mA
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：TIN LEAD端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7.505 mm
Base Number Matches：1

CY7C185-35SCT 数据手册

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CY7C185  
64-Kbit (8K x 8) Static RAM  
Features  
Functional Description  
■ High speed  
❐ 15 ns  
The CY7C185[1] is a high-performance CMOS static RAM  
organized as 8192 words by 8 bits. Easy memory expansion is  
provided by an active LOW chip enable (CE1), an active HIGH  
chip enable (CE2), and active LOW output enable (OE) and  
tri-state drivers. This device has an automatic power down  
feature (CE1 or CE2), reducing the power consumption by 70%  
when deselected. The CY7C185 is in a standard 300-mil-wide  
DIP, SOJ, or SOIC package.  
■ Fast tDOE  
■ Low active power  
❐ 715 mW  
■ Low standby power  
❐ 85 mW  
An active LOW write enable signal (WE) controls the  
writing/reading operation of the memory. When CE1 and WE  
inputs are both LOW and CE2 is HIGH, data on the eight data  
input/output pins (IO0 through IO7) is written into the memory  
location addressed by the address present on the address pins  
(A0 through A12). Reading the device is accomplished by  
selecting the device and enabling the outputs, CE1 and OE  
active LOW, CE2 active HIGH, while WE remains inactive or  
HIGH. Under these conditions, the contents of the location  
addressed by the information on address pins are present on the  
eight data input or output pins.  
■ CMOS for optimum speed/power  
■ Easy memory expansion with CE1, CE2 and OE features  
■ TTL-compatible inputs and outputs  
■ Automatic power down when deselected  
■ Available in non Pb-free 28-pin (300-Mil) Molded SOJ, 28-pin  
(300-Mil) Molded SOIC and Pb-free 28-pin (300-Mil) Molded  
DIP  
The input or output pins remain in a high-impedance state unless  
the chip is selected, outputs are enabled, and write enable (WE)  
is HIGH. A die coat is used to insure alpha immunity.  
Logic Block Diagram  
Pin Configurations  
DIP/SOJ  
Top View  
IO  
IO  
0
1
NC  
V
CC  
1
2
3
4
28  
27  
26  
25  
24  
23  
22  
21  
20  
19  
18  
17  
16  
15  
A
4
WE  
CE  
INPUT BUFFER  
A
5
2
A
A
3
6
A
1
A
2
A
A
2
A
1
OE  
IO  
IO  
7
5
2
3
A
8
6
7
8
9
10  
11  
12  
13  
14  
A
A
9
3
A
A
A
A
A
0
8K x 8  
ARRAY  
4
10  
11  
12  
A
CE  
1
5
IO  
IO  
IO  
IO  
4
5
6
A
IO  
IO  
IO  
IO  
IO  
6
7
6
5
4
3
A
IO  
IO  
IO  
7
0
1
2
A
8
GND  
POWER  
DOWN  
CE  
1
7
COLUMN DECODER  
CE  
2
WE  
OE  
Selection Guide  
Description  
-15  
15  
-20  
-35  
35  
Maximum Access Time (ns)  
20  
110  
15  
Maximum Operating Current (mA)  
130  
15  
100  
15  
Maximum CMOS Standby Current (mA)  
Note  
1. For guidelines on SRAM system design, please refer to the ‘System Design Guidelines’ Cypress application note, available on the internet at www.cypress.com.  
Cypress Semiconductor Corporation  
Document #: 38-05043 Rev. *C  
•
198 Champion Court  
•
San Jose, CA 95134-1709  
•
408-943-2600  
Revised March 25, 2008  
[+] Feedback  
 
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CY7C185-35SCT 替代型号

型号 品牌 替代类型 描述 数据表
CY7C185-35SC CYPRESS

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 8K x 8 Static RAM

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