5秒后页面跳转
捷配首页

Datasheet > 存储 > SRAM> CY7C1442AV25-167BZC
CY7C1442AV25-167BZC PDF预览

CY7C1442AV25-167BZC

更新时间： 2024-10-26 05:19:35
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 存储内存集成电路静态存储器时钟
页数 文件大小 规格书
32页 525K
描述
36-Mbit (1M x 36/2M x 18/512K x 72) Pipelined Sync SRAM

阅读下载

中文翻译

获取价格

CY7C1442AV25-167BZC 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：BGA
包装说明：15 X 17 MM, 1.40 MM HEIGHT, FBGA-165针数：165
Reach Compliance Code：compliantECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.91
Is Samacsys：N最长访问时间：3.4 ns
其他特性：PIPELINED ARCHITECTURE最大时钟频率 (fCLK)：167 MHz
I/O 类型：COMMONJESD-30 代码：R-PBGA-B165
JESD-609代码：e0长度：17 mm
内存密度：37748736 bit内存集成电路类型：CACHE SRAM
内存宽度：18湿度敏感等级：3
功能数量：1端子数量：165
字数：2097152 words字数代码：2000000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：2MX18
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：LBGA封装等效代码：BGA165,11X15,40
封装形状：RECTANGULAR封装形式：GRID ARRAY, LOW PROFILE
并行/串行：PARALLEL峰值回流温度（摄氏度）：220
电源：1.8/2.5,2.5 V认证状态：Not Qualified
座面最大高度：1.4 mm最小待机电流：2.38 V
子类别：SRAMs最大压摆率：0.335 mA
最大供电电压 (Vsup)：2.625 V最小供电电压 (Vsup)：2.375 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：BALL
端子节距：1 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：15 mm
Base Number Matches：1

CY7C1442AV25-167BZC 数据手册

 浏览型号CY7C1442AV25-167BZC的Datasheet PDF文件第2页浏览型号CY7C1442AV25-167BZC的Datasheet PDF文件第3页浏览型号CY7C1442AV25-167BZC的Datasheet PDF文件第4页浏览型号CY7C1442AV25-167BZC的Datasheet PDF文件第5页浏览型号CY7C1442AV25-167BZC的Datasheet PDF文件第6页浏览型号CY7C1442AV25-167BZC的Datasheet PDF文件第7页 
CY7C1440AV25  
CY7C1442AV25  
CY7C1446AV25  
36-Mbit (1M x 36/2M x 18/512K x 72)  
Pipelined Sync SRAM  
Features  
Functional Description[1]  
• Supports bus operation up to 250 MHz  
The CY7C1440AV25/CY7C1442AV25/CY7C1446AV25 SRAM  
integrates 1M x 36/2M x 18/512K x 72 SRAM cells with  
advanced synchronous peripheral circuitry and a two-bit  
• Available speed grades are 250, 200 and 167 MHz  
• Registered inputs and outputs for pipelined operation  
• 2.5V core power supply  
counter for internal burst operation. All synchronous inputs are  
gated by registers controlled by a positive-edge-triggered  
Clock Input (CLK). The synchronous inputs include all  
addresses, all data inputs, address-pipelining Chip Enable  
(CE1), depth-expansion Chip Enables (CE2 and CE3), Burst  
Control inputs (ADSC, ADSP, and ADV), Write Enables (BWX,  
and BWE), and Global Write (GW). Asynchronous inputs  
include the Output Enable (OE) and the ZZ pin.  
• 2.5V/1.8V I/O powersupply  
• Fast clock-to-output times  
— 2.6 ns (for 250-MHz device)  
• Provide high-performance 3-1-1-1 access rate  
• User-selectable burst counter supporting Intel®  
Addresses and chip enables are registered at rising edge of  
clock when either Address Strobe Processor (ADSP) or  
Address Strobe Controller (ADSC) are active. Subsequent  
burst addresses can be internally generated as controlled by  
the Advance pin (ADV).  
Pentium® interleaved or linear burst sequences  
• Separate processor and controller address strobes  
• Synchronous self-timed writes  
• Asynchronous output enable  
Address, data inputs, and write controls are registered on-chip  
to initiate a self-timed Write cycle.This part supports Byte Write  
operations (see Pin Descriptions and Truth Table for further  
details). Write cycles can be one to two or four bytes wide as  
controlled by the byte write control inputs. GW when active  
• Single-cycle Chip Deselect  
• CY7C1440AV25, CY7C1442AV25 available in  
JEDEC-standard lead-free 100-pin TQFP package,  
lead-free and non-lead-free 165-ball FBGA package.  
CY7C1446AV25availableinlead-freeandnon-lead-free  
209-ball FBGA package  
causes all bytes to be written.  
LOW  
The  
CY7C1440AV25/CY7C1442AV25/CY7C1446AV25  
operates from a +2.5V core power supply while all outputs  
may operate with a +2.5V/1.8V supply. All inputs and outputs  
are JEDEC-standard JESD8-5-compatible.  
• IEEE 1149.1 JTAG-Compatible Boundary Scan  
• “ZZ” Sleep Mode Option  
Selection Guide  
250 MHz  
2.6  
200 MHz  
3.2  
167 MHz  
3.4  
Unit  
ns  
Maximum Access Time  
Maximum Operating Current  
435  
385  
335  
mA  
mA  
Maximum CMOS Standby Current  
120  
120  
120  
Notes:  
1. For best-practices recommendations, please refer to the Cypress application note System Design Guidelines on www.cypress.com.  
Cypress Semiconductor Corporation  
Document #: 38-05350 Rev. *E  
•
198 Champion Court  
•
San Jose, CA 95134-1709  
•
408-943-2600  
Revised June 21, 2006  
1234567...32

中文翻译

下载PDF

与CY7C1442AV25-167BZC相关器件

型号 品牌 获取价格 描述 数据表
CY7C1442AV25-167BZI CYPRESS

获取价格

 		36-Mbit (1M x 36/2M x 18/512K x 72) Pipelined Sync SRAM
CY7C1442AV25-167BZXC CYPRESS

获取价格

 		36-Mbit (1M x 36/2M x 18/512K x 72) Pipelined Sync SRAM
CY7C1442AV25-167BZXI CYPRESS

获取价格

 		36-Mbit (1M x 36/2M x 18/512K x 72) Pipelined Sync SRAM
CY7C1442AV25-200AXC CYPRESS

获取价格

 		36-Mbit (1M x 36/2M x 18/512K x 72) Pipelined Sync SRAM
CY7C1442AV25-200AXI CYPRESS

获取价格

 		36-Mbit (1M x 36/2M x 18/512K x 72) Pipelined Sync SRAM
CY7C1442AV25-200BZC CYPRESS

获取价格

 		36-Mbit (1M x 36/2M x 18/512K x 72) Pipelined Sync SRAM
CY7C1442AV25-200BZI CYPRESS

获取价格

 		36-Mbit (1M x 36/2M x 18/512K x 72) Pipelined Sync SRAM
CY7C1442AV25-200BZXC CYPRESS

获取价格

 		36-Mbit (1M x 36/2M x 18/512K x 72) Pipelined Sync SRAM
CY7C1442AV25-200BZXI CYPRESS

获取价格

 		36-Mbit (1M x 36/2M x 18/512K x 72) Pipelined Sync SRAM
CY7C1442AV25-250AXC CYPRESS

获取价格

 		36-Mbit (1M x 36/2M x 18/512K x 72) Pipelined Sync SRAM

与CY7C1442AV25-167BZC相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证