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CY7C143-55JCR

更新时间： 2024-12-01 13:07:11
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
13页 551K
描述
Dual-Port SRAM, 2KX16, 55ns, CMOS, PQCC68, PLASTIC, LCC-68

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CY7C143-55JCR 技术参数

生命周期：Obsolete零件包装代码：LCC
包装说明：QCCJ,针数：68
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.32.00.41风险等级：5.28
最长访问时间：55 ns其他特性：AUTOMATIC POWER-DOWN
JESD-30 代码：S-PQCC-J68长度：24.2316 mm
内存密度：32768 bit内存集成电路类型：DUAL-PORT SRAM
内存宽度：16功能数量：1
端口数量：2端子数量：68
字数：2048 words字数代码：2000
工作模式：ASYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：2KX16
输出特性：3-STATE可输出：YES
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装形状：SQUARE封装形式：CHIP CARRIER
并行/串行：PARALLEL认证状态：Not Qualified
座面最大高度：5.08 mm最小待机电流：2 V
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD宽度：24.2316 mm
Base Number Matches：1

CY7C143-55JCR 数据手册

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CY7C133  
CY7C143  
2K x 16 Dual-Port Static RAM  
Features  
Functional Description  
• True dual-ported memory cells which allow  
The CY7C133 and CY7C143 are high-speed CMOS 2K by 16  
dual-port static RAMs. Two ports are provided permitting  
independent access to any location in memory. The CY7C133  
can be utilized as either a stand-alone 16-bit dual-port static  
RAM or as a master dual-port RAM in conjunction with the  
CY7C143 slave dual-port device in systems requiring 32-bit or  
greater word widths. It is the solution to applications requiring  
shared or buffered data, such as cache memory for DSP,  
bit-slice, or multiprocessor designs.  
simultaneous reads of the same memory location  
• 2K x 16 organization  
• 0.65-micron CMOS for optimum speed/power  
• High-speed access: 25/35/55 ns  
• Low operating power: ICC = 150 mA (typ.)  
• Fully asynchronous operation  
• Master CY7C133 expands data bus width to 32 bits or  
more using slave CY7C143  
• BUSY output flag on CY7C133; BUSY input flag on  
CY7C143  
• Available in 68-pin PLCC  
Each port has independent control pins; Chip Enable (CE),  
Write Enable (R/WUB, R/WLB), and Output Enable (OE).  
BUSY signals that the port is trying to access the same  
location currently being accessed by the other port. An  
automatic power-down feature is controlled independently on  
each port by the Chip Enable (CE) pin.  
The CY7C133 and CY7C143 are available in 68-pin PLCC.  
Logic Block Diagram  
CE  
R
CE  
L
R/W  
LUB  
R/W  
RUB  
R/W  
RLB  
R/W  
LLB  
OE  
R
OE  
L
I/O – I/O  
I/O – I/O  
8R  
8L  
15L  
15R  
I/O  
CONTROL  
I/O  
CONTROL  
I/O – I/O  
0L  
I/O – I/O  
0R  
7L  
7R  
]
[1  
[1]  
BUSY  
BUSY  
L
R
A
A
10L  
10R  
0R  
ADDRESS  
DECODER  
ADDRESS  
DECODER  
MEMORY  
ARRAY  
A
0L  
A
ARBITRATION  
LOGIC  
CE  
OE  
CE  
L
L
R
OE  
R
(CY7C133 ONLY)  
R/W  
R/W  
RUB  
RLB  
LUB  
R/W  
R/W  
LLB  
Note:  
1. CY7C133 (Master): BUSY is open drain output and requires pull-up resistor. CY7C143 (Slave): BUSY is input.  
Cypress Semiconductor Corporation  
Document #: 38-06036 Rev. *B  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Revised June 22, 2004  
1234567...13

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