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CY7C135-15JC

更新时间： 2024-11-25 22:08:59

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赛普拉斯 - CYPRESS		静态存储器
页数	文件大小	规格书
12页	554K
描述
4K x 8 Dual-Port Static RAM and 4K x 8 Dual-Port SRAM with Semaphores

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CY7C135-15JC 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	LCC	包装说明：	PLASTIC, LCC-52
针数：	52	Reach Compliance Code：	not_compliant
ECCN代码：	EAR99	HTS代码：	8542.32.00.41
风险等级：	5.84	最长访问时间：	15 ns
I/O 类型：	COMMON	JESD-30 代码：	S-PQCC-J52
JESD-609代码：	e0	长度：	19.1262 mm
内存密度：	32768 bit	内存集成电路类型：	DUAL-PORT SRAM
内存宽度：	8	湿度敏感等级：	1
功能数量：	1	端口数量：	2
端子数量：	52	字数：	4096 words
字数代码：	4000	工作模式：	ASYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	4KX8	输出特性：	3-STATE
可输出：	YES	封装主体材料：	PLASTIC/EPOXY
封装代码：	QCCJ	封装等效代码：	LDCC52,.8SQ
封装形状：	SQUARE	封装形式：	CHIP CARRIER
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	225
电源：	5 V	认证状态：	Not Qualified
座面最大高度：	5.08 mm	最大待机电流：	0.015 A
最小待机电流：	4.5 V	子类别：	SRAMs
最大压摆率：	0.22 mA	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	4.5 V	标称供电电压 (Vsup)：	5 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	TIN LEAD
端子形式：	J BEND	端子节距：	1.27 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	19.1262 mm	Base Number Matches：	1

CY7C135-15JC 数据手册

CY7C135

CY7C1342

4K x 8 Dual-Port Static RAM and 4K x 8 Dual-Port

SRAM with Semaphores

Features

Functional Description

• True Dual-Ported memory cells which allow simulta-

The CY7C135 and CY7C1342 are high-speed CMOS 4K x 8

dual-port static RAMs. The CY7C1342 includes semaphores

that provide a means to allocate portions of the dual-port RAM

or any shared resource. Two ports are provided permitting in-

dependent, asynchronous access for reads and writes to any

location in memory. Application areas include interproces-

sor/multiprocessor designs, communications status buffering,

and dual-port video/graphics memory.

neous reads of the same memory location

• 4K x 8 organization

• 0.65-micron CMOS for optimum speed/power

• High-speed access: 15 ns

• Low operating power: I_CC= 160 mA (max.)

• Fully asynchronous operation

• Automatic power-down

• Semaphoresincludedonthe7C1342topermitsoftware

handshaking between ports

• Available in 52-pin PLCC

Each port has independent control pins: chip enable (CE),

read or write enable (R/W), and output enable (OE). The

CY7C135 is suited for those systems that do not require

on-chip arbitration or are intolerant of wait states. Therefore,

the user must be aware that simultaneous access to a location

is possible. Semaphores are offered on the CY7C1342 to as-

sist in arbitrating between ports. The semaphore logic is com-

prised of eight shared latches. Only one side can control the

latch (semaphore) at any time. Control of a semaphore indi-

cates that a shared resource is in use. An automatic pow-

er-down feature is controlled independently on each port by a

chip enable (CE) pin or SEM pin (CY7C1342 only).

The CY7C135 and CY7C1342 are available in 52-pin PLCC.

Logic Block Diagram

R/W

I/O

CONTROL

I/O

CONTROL

I/O

11L

11R

ADDRESS

DECODER

ADDRESS

DECODER

MEMORY

ARRAY

SEMAPHORE

ARBITRATION

(7C1342 only)

R/W

(7C1342 only)

1342–1

SEM

Cypress Semiconductor Corporation

Document #: 38-06038 Rev. *B

•

3901 North First Street

•

San Jose

•

CA 95134

•

408-943-2600

Revised June 22, 2004

12 3 4 5 6 7...12

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