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CY7C1345G-133BGCT

更新时间： 2024-11-21 13:07:11
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 存储内存集成电路静态存储器时钟
页数 文件大小 规格书
17页 331K
描述
Cache SRAM, 128KX36, 6.5ns, CMOS, PBGA119, 14 X 22 MM, 2.40 MM HEIGHT, BGA-119

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CY7C1345G-133BGCT 技术参数

生命周期：Obsolete零件包装代码：BGA
包装说明：BGA,针数：119
Reach Compliance Code：unknownECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.76
最长访问时间：6.5 ns其他特性：FLOW-THROUGH ARCHITECTURE
JESD-30 代码：R-PBGA-B119JESD-609代码：e0
长度：22 mm内存密度：4718592 bit
内存集成电路类型：CACHE SRAM内存宽度：36
功能数量：1端子数量：119
字数：131072 words字数代码：128000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：128KX36
封装主体材料：PLASTIC/EPOXY封装代码：BGA
封装形状：RECTANGULAR封装形式：GRID ARRAY
并行/串行：PARALLEL认证状态：Not Qualified
座面最大高度：2.4 mm最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：TIN LEAD
端子形式：BALL端子节距：1.27 mm
端子位置：BOTTOM宽度：14 mm
Base Number Matches：1

CY7C1345G-133BGCT 数据手册

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CY7C1345G  
PRELIMINARY  
4-Mbit (128K x 36) Flow-Through Sync SRAM  
Features  
Functional Description[1]  
The CY7C1345G is a 131,072 x 36 synchronous cache RAM  
designed to interface with high-speed microprocessors with  
• 128K X 36 common I/O  
• 3.3V –5% and +10% core power supply (VDD  
)
minimum glue logic. Maximum access delay from clock rise is  
6.5 ns (133-MHz version). A 2-bit on-chip counter captures the  
first address in a burst and increments the address automati-  
cally for the rest of the burst access. All synchronous inputs  
are gated by registers controlled by a positive-edge-triggered  
Clock Input (CLK). The synchronous inputs include all  
addresses, all data inputs, address-pipelining Chip Enable  
• 2.5V or 3.3V I/O supply (VDDQ  
• Fast clock-to-output times  
— 6.5 ns (133-MHz version)  
— 7.5 ns (117-MHz version)  
— 8.0 ns (100-MHz version)  
)
(
), depth-expansion Chip Enables (CE and  
), Burst  
CE3  
CE1  
Control inputs (  
2
• Provide high-performance 2-1-1-1 access rate  
,
,
), Write Enables  
). Asynchronous  
)
and the ZZ pin  
and  
(
,
BWx  
ADV  
ADSC ADSP  
), and Global Write (  
• User-selectable burst counter supporting Intel®  
GW  
and  
nputs  
BWE  
include the Output Enable  
i
Pentium® interleaved or linear burst sequences  
(
.
OE  
The CY7C1345G allows either interleaved or linear burst  
sequences, selected by the MODE input pin. A HIGH selects  
an interleaved burst sequence, while a LOW selects a linear  
burst sequence. Burst accesses can be initiated with the  
Processor Address Strobe (ADSP) or the cache Controller  
Address Strobe (ADSC) inputs.  
• Separate processor and controller address strobes  
• Synchronous self-timed write  
• Asynchronous output enable  
• Lead-Free 100-pin TQFP and 119-ball BGA packages  
• “ZZ” Sleep Mode option  
Addresses and chip enables are registered at rising edge of  
clock when either Address Strobe Processor (  
) or  
ADSP  
Address Strobe Controller (  
burst addresses can be internally generated as controlled by  
the Advance pin ( ).  
) are active. Subsequent  
ADSC  
ADV  
The CY7C1345G operates from a +3.3V core power supply  
while all outputs may operate with either a +2.5 or +3.3V  
supply. All inputs and outputs are JEDEC-standard  
JESD8-5-compatible.  
Logic Block Diagram  
ADDRESS  
REGISTER  
A0, A1, A  
A[1:0]  
MODE  
ADV  
CLK  
Q1  
BURST  
COUNTER  
AND LOGIC  
Q0  
CLR  
ADSC  
ADSP  
DQ  
BYTE  
WRITE REGISTER  
D, DQPD  
DQ  
BYTE  
WRITE REGISTER  
D, DQPD  
BW  
D
DQ  
BYTE  
WRITE REGISTER  
C, DQPC  
DQ  
BYTE  
WRITE REGISTER  
C, DQPC  
BW  
C
OUTPUT  
BUFFERS  
DQs  
MEMORY  
ARRAY  
SENSE  
AMPS  
DQP  
DQP  
DQP  
A
DQ  
BYTE  
WRITE REGISTER  
B, DQPB  
B
C
DQ  
BYTE  
WRITE REGISTER  
B, DQPB  
BW  
B
DQPD  
DQ  
BYTE  
WRITE REGISTER  
A, DQPA  
DQ  
A, DQPA  
BW  
A
BYTE  
BWE  
WRITE REGISTER  
INPUT  
REGISTERS  
GW  
ENABLE  
REGISTER  
CE1  
CE2  
CE3  
OE  
SLEEP  
CONTROL  
ZZ  
Note:  
1. For best–practices recommendations, please refer to the Cypress application note System Design Guidelines on www.cypress.com.  
Cypress Semiconductor Corporation  
Document #: 38-05517 Rev. *A  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Revised October 21, 2004  
1234567...17

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型号 品牌 获取价格 描述 数据表
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