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CY7C1338-117AC

更新时间： 2024-11-28 05:09:35
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
16页 277K
描述
128K x 32 Synchronous-Flow-Through 3.3V Cache RAM

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CY7C1338-117AC 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QFP包装说明：14 X 20 MM, 1.40 MM HEIGHT, PLASTIC, TQFP-100
针数：100Reach Compliance Code：not_compliant
ECCN代码：3A991.B.2.AHTS代码：8542.32.00.41
风险等级：5.52最长访问时间：7.5 ns
其他特性：SELF TIMED WRITEI/O 类型：COMMON
JESD-30 代码：R-PQFP-G100JESD-609代码：e0
长度：20 mm内存密度：4194304 bit
内存集成电路类型：CACHE SRAM内存宽度：32
湿度敏感等级：3功能数量：1
端子数量：100字数：131072 words
字数代码：128000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：128KX32输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：LQFP
封装等效代码：QFP100,.63X.87封装形状：RECTANGULAR
封装形式：FLATPACK, LOW PROFILE并行/串行：PARALLEL
峰值回流温度（摄氏度）：225电源：3.3 V
认证状态：Not Qualified座面最大高度：1.6 mm
最大待机电流：0.01 A最小待机电流：3.14 V
子类别：SRAMs最大压摆率：0.35 mA
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：0.65 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：14 mm
Base Number Matches：1

CY7C1338-117AC 数据手册

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CY7C1338  
128K x 32 Synchronous-Flow-Through 3.3V Cache RAM  
Features  
Functional Description  
• Supports117-MHzmicroprocessorcachesystems with  
zero wait states  
• 128K by 32 common I/O  
• Fast clock-to-output times  
— 7.5 ns (117-MHz version)  
The CY7C1338 is a 3.3V, 128K by 32 synchronous cache  
RAM designed to interface with high-speed microprocessors  
with minimum glue logic. Maximum access delay from clock  
rise is 7.5 ns (117-MHz version). A 2-bit on-chip counter cap-  
tures the first address in a burst and increments the address  
automatically for the rest of the burst access.  
• Two-bit wraparound counter supporting either inter-  
leaved or linear burst sequence  
• Separate processorand controller address strobes pro-  
vide direct interface with the processor and external  
cache controller  
• Synchronous self-timed write  
• Asynchronous output enable  
• 3.3V I/Os  
• JEDEC-standard pinout  
• 100-pin TQFP packaging  
• ZZ “sleep” mode  
The CY7C1338 allows both interleaved and linear burst se-  
quences, selected by the MODE input pin. A HIGH selects an  
interleaved burst sequence, while a LOW selects a linear burst  
sequence. Burst accesses can be initiated with the Processor  
Address Strobe (ADSP) or the cache Controller Address  
Strobe (ADSC) inputs. Address advancement is controlled by  
the address advancement (ADV) input.  
A synchronous self-timed write mechanism is provided to sim-  
plify the write interface. A synchronous chip enable input and  
an asynchronous output enable input provide easy control for  
bank selection and output three-state control.  
Logic Block Diagram  
MODE  
2
(A ,A )  
0
1
Q
Q
CLK  
ADV  
ADSC  
0
BURST  
COUNTER  
CE  
CLR  
1
ADSP  
Q
15  
17  
ADDRESS  
REGISTER  
CE  
D
128K X 32  
MEMORY  
ARRAY  
A
[16:0]  
GW  
17  
15  
Q
Q
Q
Q
DQ[31:24]  
D
BYTEWRITE  
REGISTERS  
BWE  
BW  
3
D
D
D
DQ[23:16]  
BYTEWRITE  
REGISTERS  
BW  
BW  
2
DQ[15:8]  
BYTEWRITE  
REGISTERS  
1
DQ[7:0]  
BW  
BYTEWRITE  
REGISTERS  
0
32  
32  
CE  
1
2
CE  
D
CE  
ENABLE  
REGISTER  
CLK  
Q
CE  
3
INPUT  
REGISTERS  
CLK  
OE  
ZZ  
SLEEP  
CONTROL  
DQ  
[31:0]  
Selection Guide  
7C1338-117  
7C1338-100  
7C1338-90  
8.5  
7C1338-50  
11.0  
Maximum Access Time (ns)  
7.5  
350  
2.0  
8.0  
325  
2.0  
Maximum Operating Current (mA)  
Maximum Standby Current (mA)  
300  
250  
2.0  
2.0  
Intel and Pentium are registered trademarks of Intel Corporation.  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
May 5, 2000  
1234567...16

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