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CY7C1327B-133BGC

更新时间： 2024-11-19 05:19:11

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赛普拉斯 - CYPRESS		存储内存集成电路静态存储器时钟
页数	文件大小	规格书
17页	597K
描述
256K x 18 Synchronous-Pipelined Cache RAM

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CY7C1327B-133BGC 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	BGA	包装说明：	14 X 22 MM, 2.40 MM HEIGHT, FBGA-119
针数：	119	Reach Compliance Code：	not_compliant
ECCN代码：	3A991.B.2.A	HTS代码：	8542.32.00.41
风险等级：	5.83	Is Samacsys：	N
最长访问时间：	4 ns	其他特性：	PIPELINED ARCHITECTURE
最大时钟频率 (fCLK)：	133 MHz	I/O 类型：	COMMON
JESD-30 代码：	R-PBGA-B119	JESD-609代码：	e0
长度：	22 mm	内存密度：	4718592 bit
内存集成电路类型：	CACHE SRAM	内存宽度：	18
功能数量：	1	端子数量：	119
字数：	262144 words	字数代码：	256000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	256KX18
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	BGA	封装等效代码：	BGA119,7X17,50
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	2.5/3.3,3.3 V	认证状态：	Not Qualified
座面最大高度：	2.4 mm	最大待机电流：	0.01 A
最小待机电流：	3.14 V	子类别：	SRAMs
最大压摆率：	0.375 mA	最大供电电压 (Vsup)：	3.63 V
最小供电电压 (Vsup)：	3.135 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	BALL	端子节距：	1.27 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	14 mm	Base Number Matches：	1

CY7C1327B-133BGC 数据手册

327

CY7C1327B

256K x 18 Synchronous-Pipelined Cache RAM

The CY7C1327B I/O pins can operate at either the 2.5V or the

3.3V level. The I/O pins are 3.3V tolerant when V_DDQ=2.5V.

Features

• Supports 100-MHz bus for Pentium and PowerPC™

operations with zero wait states

• Fully registered inputs and outputs for pipelined

operation

• 256K by 18 common I/O architecture

• 3.3V core power supply

• 2.5V / 3.3V I/O operation

All synchronous inputs pass through input registers controlled

by the rising edge of the clock. All data outputs pass through

output registers controlled by the rising edge of the clock. Max-

imum access delay from the clock rise is 3.5 ns (166-MHz

device).

The CY7C1327B supports either the interleaved burst se-

quence used by the Intel Pentium processor or a linear burst

sequence used by processors such as the PowerPC. The

burst sequence is selected through the MODE pin. Accesses

can be initiated by asserting either the Processor Address

Strobe (ADSP) or the Controller Address Strobe (ADSC) at

clock rise. Address advancement through the burst sequence

is controlled by the ADV input. A 2-bit on-chip wraparound

burst counter captures the first address in a burst sequence

and automatically increments the address for the rest of the

burst access.

• Fast clock-to-output times

— 3.5 ns (for 166-MHz device)

— 4.0 ns (for 133-MHz device)

— 5.5 ns (for 100-MHz device)

• User-selectable burst counter supporting Intel

Pentium interleaved or linear burst sequences

• Separate processor and controller address strobes

• Synchronous self-timed writes

• Asynchronous Output Enable

• JEDEC-standard 100 TQFP pinout

Byte write operations are qualified with the four Byte Write

Select (BW_[1:0]) inputs. A Global Write Enable (GW) overrides

all byte write inputs and writes data to all four bytes. All writes

are conducted with on-chip synchronous self-timed write cir-

cuitry.

• “ZZ” Sleep Mode option and Stop Clock option

Functional Description

Three synchronous Chip Selects (CE₁, CE₂, CE₃) and an

asynchronous Output Enable (OE) provide for easy bank se-

lection and output three-state control. In order to provide prop-

er data during depth expansion, OE is masked during the first

clock of a read cycle when emerging from a deselected state.

The CY7C1327B is a 3.3V, 256K by 18 synchronous-pipelined

cache SRAM designed to support zero wait state secondary

cache with minimal glue logic.

MODE

Logic Block Diagram

(A_[1;0]

)

CLK

ADV

ADSC

BURST

COUNTER

CLR

ADSP

ADDRESS

256KX18

MEMORY

ARRAY

A_[17:0]

DQ[15:8], DP[1]

BYTEWRITE

REGISTERS

BWE

DQ[7:0], DP[0]

BYTEWRITE

REGISTERS

ENABLE CE

OUTPUT

INPUT

REGISTERS

CLK

ENABLE DELAY

REGISTERS

CLK

SLEEP

CONTROL

DQ_[15:0]

DP_[1:0]

Intel and Pentium are registered trademarks of Intel Corporation.

PowerPC is a trademark of IBM Corporation.

Cypress Semiconductor Corporation

•

3901 North First Street

•

San Jose

•

CA 95134

•

408-943-2600

Document #: 38-05140 Rev. **

Revised September 6, 2001

12 3 4 5 6 7...17

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型号	品牌	获取价格	描述	数据表
CY7C1327B-133BGCT	CYPRESS	获取价格	Cache SRAM, 256KX18, 4ns, CMOS, PBGA119, 14 X 22 MM, 2.40 MM HEIGHT, FBGA-119
CY7C1327B-133BGI	CYPRESS	获取价格	256K x 18 Synchronous-Pipelined Cache RAM
CY7C1327B-133BGIT	CYPRESS	获取价格	Cache SRAM, 256KX18, 4ns, CMOS, PBGA119, 14 X 22 MM, 2.40 MM HEIGHT, FBGA-119
CY7C1327B-166AC	CYPRESS	获取价格	256K x 18 Synchronous-Pipelined Cache RAM
CY7C1327B-166ACT	CYPRESS	获取价格	Cache SRAM, 256KX18, 3.5ns, CMOS, PQFP100, 14 X 20 MM, 1.40 MM HEIGHT, PLASTIC, TQFP-100
CY7C1327B-166BGC	CYPRESS	获取价格	256K x 18 Synchronous-Pipelined Cache RAM
CY7C1327B-166BGCT	CYPRESS	获取价格	Cache SRAM, 256KX18, 3.5ns, CMOS, PBGA119, 14 X 22 MM, 2.40 MM HEIGHT, FBGA-119
CY7C1327C-166AC	ETC	获取价格	x18 Fast Synchronous SRAM
CY7C1327C-16BGC	ETC	获取价格	x18 Fast Synchronous SRAM
CY7C1327C-200AC	ETC	获取价格	x18 Fast Synchronous SRAM

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