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CY7C1069AV33-12ZXCT

更新时间： 2024-11-29 13:07:11
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 存储内存集成电路静态存储器
页数 文件大小 规格书
9页 396K
描述
Standard SRAM, 2MX8, 12ns, CMOS, PDSO54, LEAD FREE, TSOP2-54

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CY7C1069AV33-12ZXCT 技术参数

生命周期：Obsolete零件包装代码：TSOP2
包装说明：TSOP2,针数：54
Reach Compliance Code：unknownECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.64
最长访问时间：12 nsJESD-30 代码：R-PDSO-G54
长度：22.415 mm内存密度：16777216 bit
内存集成电路类型：STANDARD SRAM内存宽度：8
功能数量：1端子数量：54
字数：2097152 words字数代码：2000000
工作模式：ASYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：2MX8
封装主体材料：PLASTIC/EPOXY封装代码：TSOP2
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE
并行/串行：PARALLEL认证状态：Not Qualified
座面最大高度：1.2 mm最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子形式：GULL WING
端子节距：0.8 mm端子位置：DUAL
宽度：10.16 mmBase Number Matches：1

CY7C1069AV33-12ZXCT 数据手册

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CY7C1069AV33  
2M x 8 Static RAM  
Features  
Functional Description  
• High speed  
The CY7C1069AV33 is a high-performance CMOS Static  
RAM organized as 2,097,152 words by 8 bits. Writing to the  
device is accomplished by enabling the chip (by taking CE1  
LOW and CE2 HIGH) and Write Enable (WE) inputs LOW.  
— tAA = 10, 12 ns  
• Low active power  
— 990 mW (max.)  
Reading from the device is accomplished by enabling the chip  
(CE1 LOW and CE2 HIGH) as well as forcing the Output  
Enable (OE) LOW while forcing the Write Enable (WE) HIGH.  
See the truth table at the back of this data sheet for a complete  
description of Read and Write modes.  
• Operating voltages of 3.3 ± 0.3V  
• 2.0V data retention  
• Automatic power-down when deselected  
• TTL-compatible inputs and outputs  
• Easy memory expansion with CE1 and CE2 features  
The input/output pins (I/O0 through I/O7) are placed in a  
high-impedance state when the device is deselected (CE1  
HIGH or CE2 LOW), the outputs are disabled (OE HIGH), or  
during a Write operation (CE1 LOW, CE2 HIGH, and WE  
LOW).  
• Available in Pb-free and non Pb-free 54-pin TSOP II ,  
non Pb-free 60-ball fine-pitch ball grid array (FBGA)  
package  
The CY7C1069AV33 is available in a 54-pin TSOP II package  
with center power and ground (revolutionary) pinout, and a  
60-ball fine-pitch ball grid array (FBGA) package.  
Pin Configurations[1, 2]  
Logic Block Diagram  
TSOP II  
Top View  
NC  
1
2
3
4
5
6
54  
53  
NC  
CC  
V
V
SS  
NC  
52  
51  
50  
NC  
I/O  
I/O  
6
5
V
V
SS  
CC  
I/O  
49 I/O  
7
4
A
A
3
48  
47  
A
5
A
6
7
4
8
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
A
A
7
9
2
A
10  
11  
12  
I/O  
A
8
0
1
A
Data in Drivers  
A
9
0
NC  
A
NC  
CE1 13  
CC  
14  
WE  
CE2  
0
I/O  
1
A
OE  
1
V
V
A
SS  
2
A
DNU  
15  
3
I/O  
2
A
A
20  
16  
4
A
A
19  
A
10  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
5
A
I/O  
A
18  
A
11  
6
3
2048K x 8  
ARRAY  
A
A
A
7
8
A
17  
A
13  
12  
A
A
15  
16  
I/O  
9
4
A
A
14  
A
10  
A
I/O  
I/O  
11  
12  
0
3
A
I/O  
V
V
5
CC  
SS  
I/O  
I/O  
2
1
NC  
NC  
I/O  
6
V
V
POWER  
DOWN  
CC  
SS  
COLUMN  
DECODER  
CE  
CE  
1
2
NC  
NC  
I/O  
WE  
OE  
7
Cypress Semiconductor Corporation  
Document #: 38-05255 Rev. *F  
•
198 Champion Court  
•
San Jose, CA 95134-1709  
•
408-943-2600  
Revised August 3, 2006  
[+] Feedback  
1234567...9

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