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CY7C1020D-10VXIT

更新时间： 2024-01-21 01:52:51
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 内存集成电路静态存储器光电二极管
页数 文件大小 规格书
13页 532K
描述
Standard SRAM, 32KX16, 10ns, CMOS, PDSO44,

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CY7C1020D-10VXIT 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：TSOP2
包装说明：TSOP2, TSOP44,.46,32针数：44
Reach Compliance Code：compliantECCN代码：3A991.B.2.B
HTS代码：8542.32.00.41风险等级：5.6
最长访问时间：10 ns最大时钟频率 (fCLK)：100 MHz
I/O 类型：COMMONJESD-30 代码：R-PDSO-G44
JESD-609代码：e4长度：18.415 mm
内存密度：524288 bit内存集成电路类型：STANDARD SRAM
内存宽度：16湿度敏感等级：3
功能数量：1端子数量：44
字数：32768 words字数代码：32000
工作模式：ASYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：32KX16
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：TSOP2封装等效代码：TSOP44,.46,32
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE
并行/串行：PARALLEL峰值回流温度（摄氏度）：260
电源：5 V认证状态：Not Qualified
座面最大高度：1.194 mm最大待机电流：0.003 A
最小待机电流：2 V子类别：SRAMs
最大压摆率：0.06 mA最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：GULL WING端子节距：0.8 mm
端子位置：DUAL处于峰值回流温度下的最长时间：20
宽度：10.16 mmBase Number Matches：1

CY7C1020D-10VXIT 数据手册

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CY7C1020D  
512K (32K x 16) Static RAM  
Features  
Functional Description [1]  
• Pin- and function-compatible with CY7C1020B  
• High speed  
The CY7C1020D is a high-performance CMOS static RAM  
organized as 32,768 words by 16 bits. This device has an  
automatic power-down feature that significantly reduces  
power consumption when deselected.The input and output  
pins (IO0 through IO15) are placed in a high-impedance state  
when:  
— tAA = 10 ns  
• Low active power  
— ICC = 80 mA @ 10ns  
• Deselected (CE HIGH)  
• Low CMOS Standby Power  
— ISB2 = 3 mA  
• Outputs are disabled (OE HIGH)  
• BHE and BLE are disabled (BHE, BLE HIGH)  
• When the write operation is active (CE LOW, and WE LOW)  
• 2.0V Data Retention  
• Automatic power-down when deselected  
• CMOS for optimum speed/power  
• Independent control of upper and lower bits  
Write to the device by taking Chip Enable (CE) and Write  
Enable (WE) inputs LOW. If Byte Low Enable (BLE) is LOW,  
then data from IO pins (IO0 through IO7), is written into the  
location specified on the address pins (A0 through A14). If Byte  
High Enable (BHE) is LOW, then data from IO pins (IO8  
through IO15) is written into the location specified on the  
address pins (A0 through A14).  
• Available in Pb-free 44-pin 400-Mil wide Molded SOJ and  
44-pin TSOP II packages  
Reading from the device by taking Chip Enable (CE) and  
Output Enable (OE) LOW while forcing the Write Enable (WE)  
HIGH. If Byte Low Enable (BLE) is LOW, then data from the  
memory location specified by the address pins appears on IO0  
to IO7. If Byte High Enable (BHE) is LOW, then data from  
memory appears on IO8 to IO15. See the “Truth Table” on  
page 8 for a complete description of read and write modes.  
Logic Block Diagram  
DATA IN DRIVERS  
A7  
A6  
A5  
32K x 16  
A4  
IO0–IO7  
RAM Array  
A3  
A2  
A1  
A0  
IO8–IO15  
COLUMN DECODER  
BHE  
WE  
CE  
OE  
BLE  
Note  
1. For guidelines on SRAM system design, please refer to the ‘System Design Guidelines’ Cypress application note, available on the internet at www.cypress.com.  
Cypress Semiconductor Corporation  
Document #: 38-05463 Rev. *F  
•
198 Champion Court  
•
San Jose, CA 95134-1709  
•
408-943-2600  
Revised December 14, 2010  
[+] Feedback  
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