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Datasheet > 存储 > SRAM> CY7C1018DV33-10VXC
CY7C1018DV33-10VXC PDF预览

CY7C1018DV33-10VXC

更新时间： 2024-09-18 13:07:11
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
9页 267K
描述
Standard SRAM, 128KX8, 10ns, CMOS, PDSO32, 0.300 INCH, LEAD FREE, SOJ-32

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CY7C1018DV33-10VXC 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：SOJ
包装说明：SOJ, SOJ32,.34针数：32
Reach Compliance Code：compliantECCN代码：3A991.B.2.B
HTS代码：8542.32.00.41风险等级：5.53
最长访问时间：10 nsI/O 类型：COMMON
JESD-30 代码：R-PDSO-J32JESD-609代码：e4
长度：20.828 mm内存密度：1048576 bit
内存集成电路类型：STANDARD SRAM内存宽度：8
湿度敏感等级：3功能数量：1
端子数量：32字数：131072 words
字数代码：128000工作模式：ASYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：128KX8输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：SOJ
封装等效代码：SOJ32,.34封装形状：RECTANGULAR
封装形式：SMALL OUTLINE并行/串行：PARALLEL
峰值回流温度（摄氏度）：260电源：3.3 V
认证状态：Not Qualified座面最大高度：3.556 mm
最大待机电流：0.003 A最小待机电流：3 V
子类别：SRAMs最大压摆率：0.06 mA
最大供电电压 (Vsup)：3.63 V最小供电电压 (Vsup)：2.97 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)端子形式：J BEND
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：20宽度：7.5819 mm
Base Number Matches：1

CY7C1018DV33-10VXC 数据手册

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CY7C1018DV33  
1-Mbit (128K x 8) Static RAM  
Features  
Functional Description[1]  
• Pin- and function-compatible with CY7C1018CV33  
• High speed  
The CY7C1018DV33 is a high-performance CMOS static  
RAM organized as 131,072 words by 8 bits. Easy memory  
expansion is provided by an active LOW Chip Enable (CE), an  
active LOW Output Enable (OE), and tri-state drivers. This  
device has an automatic power-down feature that significantly  
reduces power consumption when deselected.  
— tAA = 10 ns  
• Low Active Power  
— ICC = 60 mA @ 10 ns  
Writing to the device is accomplished by taking Chip Enable  
(CE) and Write Enable (WE) inputs LOW. Data on the eight I/O  
pins (I/O0 through I/O7) is then written into the location  
specified on the address pins (A0 through A16).  
• Low CMOS Standby Power  
— ISB2 = 3 mA  
• 2.0V Data retention  
• Automatic power-down when deselected  
• CMOS for optimum speed/power  
• Center power/ground pinout  
• Easy memory expansion with CE and OE options  
• Available in Pb-free 32-pin 300-Mil wide Molded SOJ  
Reading from the device is accomplished by taking Chip  
Enable (CE) and Output Enable (OE) LOW while forcing Write  
Enable (WE) HIGH. Under these conditions, the contents of  
the memory location specified by the address pins will appear  
on the I/O pins.  
The eight input/output pins (I/O0 through I/O7) are placed in a  
high-impedance state when the device is deselected (CE  
HIGH), the outputs are disabled (OE HIGH), or during a write  
operation (CE LOW, and WE LOW).  
The CY7C1018DV33 is available in Pb-free 32-pin 300-Mil  
wide Molded SOJ.  
Logic Block Diagram  
Pin Configuration  
SOJ  
Top View  
A
A
1
A
A
32  
31  
30  
1
0
16  
2
3
4
5
6
15  
A
2
A
14  
A
13  
A
29  
28  
3
I/O  
I/O  
I/O  
I/O  
I/O  
I/O  
I/O  
0
1
2
3
4
5
6
CE  
INPUTBUFFER  
OE  
I/O  
I/O  
27  
26  
I/O  
0
1
7
A
0
I/O  
V
7
8
9
10  
11  
12  
13  
6
A
1
25  
24  
23  
22  
21  
V
CC  
SS  
A
2
V
V
CC  
I/O  
SS  
A
3
128K × 8  
ARRAY  
I/O  
I/O  
A
2
3
4
5
4
A
5
I/O  
A
A
6
WE  
A
4
12  
A
7
A
11  
20  
19  
A
8
A
5
A
10  
14  
15  
16  
A
6
A
9
A
8
18  
17  
CE  
WE  
POWER  
DOWN  
COLUMN  
DECODER  
A
7
I/O  
7
OE  
Note  
1. For guidelines on SRAM system designs, please refer to the ‘System Design Guidelines’ Cypress application note, available on the internet at www.cypress.com.  
Cypress Semiconductor Corporation  
Document #: 38-05465 Rev. *D  
•
198 Champion Court  
•
San Jose, CA 95134-1709  
•
408-943-2600  
Revised November 8, 2006  
[+] Feedback  
1234567...9

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型号 品牌 获取价格 描述 数据表
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CY7C1018DV33-8VXI CYPRESS

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