Datasheet > 存储 > SRAM> CY7C09359A-9AI

CY7C09359A-9AI

更新时间： 2024-09-17 05:09:31

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赛普拉斯 - CYPRESS		存储内存集成电路静态存储器
页数	文件大小	规格书
17页	338K
描述
4K/8K x 18 Synchronous Dual-Port Static RAM

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CY7C09359A-9AI 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	QFP
包装说明：	PLASTIC, TQFP-100	针数：	100
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.41	风险等级：	5.91
Is Samacsys：	N	最长访问时间：	20 ns
其他特性：	FLOW-THROUGH OR PIPELINED ARCHITECTURE	I/O 类型：	COMMON
JESD-30 代码：	S-PQFP-G100	JESD-609代码：	e0
长度：	14 mm	内存密度：	147456 bit
内存集成电路类型：	DUAL-PORT SRAM	内存宽度：	18
湿度敏感等级：	3	功能数量：	1
端口数量：	2	端子数量：	100
字数：	8192 words	字数代码：	8000
工作模式：	SYNCHRONOUS	最高工作温度：	85 °C
最低工作温度：	-40 °C	组织：	8KX18
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	LFQFP	封装等效代码：	QFP100,.63SQ,20
封装形状：	SQUARE	封装形式：	FLATPACK, LOW PROFILE, FINE PITCH
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	240
电源：	5 V	认证状态：	Not Qualified
座面最大高度：	1.6 mm	最大待机电流：	0.0005 A
最小待机电流：	4.5 V	子类别：	SRAMs
最大压摆率：	0.41 mA	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	4.5 V	标称供电电压 (Vsup)：	5 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	TIN LEAD
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	14 mm	Base Number Matches：	1

CY7C09359A-9AI 数据手册

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CY7C09349A

CY7C09359A

4K/8K x 18

Synchronous Dual-Port Static RAM

• Low operating power

Features

—Active = 200 mA (typical)

• True dual-ported memory cells which allow simulta-

neous access of the same memory location

—Standby = 0.05 mA (typical)

• Fully synchronous interface for easier operation

• Burst counters increment addresses internally

—Shorten cycle times

• Two Flow-Through/Pipelined devices

— 4K x 18 organization (CY7C09349A)

— 8K x 18 organization (CY7C09359A)

• Three Modes

—Minimize bus noise

—Supported in Flow-Through and Pipelined modes

• Dual Chip Enables for easy depth expansion

• Upper and lower byte controls for bus matching

• Automatic power-down

• Commercial and Industrial temperature ranges

• Available in 100-pin TQFP

— Flow-Through

— Pipelined

— Burst

• Pipelined output mode on both ports allows fast

100-MHz cycle time

• 0.35-micron CMOS for optimum speed/power

• High-speed clock to data access 6.5^[1]/7.5/9/12 ns

(max.)

Logic Block Diagram

R/W_L

UB_L

R/W_R

UB_R

CE_0L

CE_0R

CE_1L

LB_L

CE_1R

LB_R

0/1

OE_L

OE_R

1b 0b 1a 0a

0a 1a 0b 1b

0/1

FT/Pipe_L

FT/Pipe_R

I/O_9L–I/O_17L

I/O_9R–I/O_17R

I/O

Control

I/O

Control

I/O_0L–I/O_8L

I/O_0R–I/O_8R

12/13

[2]

A_0L–A

A_0R–A_11/12R

11/12L

Counter/

Address

Decode

Counter/

Address

Decode

CLK_L

ADS_L

CLK_R

ADS_R

True Dual-Ported

RAM Array

CNTEN_L

CNTEN_R

CNTRST_R

CNTRST_L

Notes:

1. See page 6 for Load Conditions.

2. A₀–A₁₁for 4K; A₀–A₁₂for 8K devices.

For the most recent information, visit the Cypress web site at www.cypress.com

Cypress Semiconductor Corporation

•

3901 North First Street

•

San Jose

•

CA 95134

•

408-943-2600

Document #: 38-06048 Rev. **

Revised September 19, 2001

12 3 4 5 6 7...17

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