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CY7B9920-7SCT

更新时间： 2024-09-30 19:41:31

品牌	Logo	应用领域
赛普拉斯 - CYPRESS		驱动信息通信管理光电二极管逻辑集成电路
页数	文件大小	规格书
11页	356K
描述
PLL Based Clock Driver, 7B Series, 8 True Output(s), 0 Inverted Output(s), BICMOS, PDSO24, 0.300 INCH, MO-119, SOIC-24

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CY7B9920-7SCT 技术参数

生命周期：	Obsolete	零件包装代码：	SOIC
包装说明：	SOP,	针数：	24
Reach Compliance Code：	unknown	HTS代码：	8542.39.00.01
风险等级：	5.69	系列：	7B
输入调节：	STANDARD	JESD-30 代码：	R-PDSO-G24
长度：	15.392 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
功能数量：	1	反相输出次数：
端子数量：	24	实输出次数：	8
最高工作温度：	70 °C	最低工作温度：
封装主体材料：	PLASTIC/EPOXY	封装代码：	SOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
传播延迟（tpd）：	0.7 ns	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.75 ns	座面最大高度：	2.667 mm
最大供电电压 (Vsup)：	5.5 V	最小供电电压 (Vsup)：	4.5 V
标称供电电压 (Vsup)：	5 V	表面贴装：	YES
技术：	BICMOS	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	宽度：	7.5057 mm
最小 fmax：	80 MHz	Base Number Matches：	1

CY7B9920-7SCT 数据手册

CY7B9910

CY7B9920

Low Skew Clock Buffer

Features

Block Diagram Description

■ All Outputs Skew <100 ps typical (250 max.)

■ 15 to 80 MHz Output Operation

■ Zero Input to Output Delay

Phase Frequency Detector and Filter

The Phase Frequency Detector and Filter blocks accept inputs

from the reference frequency (REF) input and the feedback (FB)

input and generate correction information to control the

frequency of the Voltage Controlled Oscillator (VCO). These

blocks, along with the VCO, form a Phase Locked Loop (PLL)

that tracks the incoming REF signal.

■ 50% Duty Cycle Outputs

■ Outputs drive 50Ω terminated lines

■ Low Operating Current

VCO

■ 24-pin SOIC Package

The VCO accepts analog control inputs from the PLL filter block

and generates a frequency. The operational range of the VCO is

determined by the FS control pin.

■ Jitter: <200 ps Peak to Peak, <25 ps RMS

Functional Description

The CY7B9910 and CY7B9920 Low Skew Clock Buffers offer

low skew system clock distribution. These multiple output clock

drivers optimize the timing of high performance computer

systems. Each of the eight individual drivers can drive terminated

transmission lines with impedances as low as 50Ω. They deliver

minimal and specified output skews and full swing logic levels

(CY7B9910 TTL or CY7B9920 CMOS).

The completely integrated PLL enables “zero delay” capability.

External divide capability, combined with the internal PLL, allows

distribution of a low frequency clock that is multiplied by virtually

any factor at the clock destination. This facility minimizes clock

distribution difficulty while allowing maximum system clock

speed and flexibility.

Logic Block Diagram

TEST

VOLTAGE

PHASE

FREQ

DET

FILTER

CONTROLLED

OSCILLATOR

REF

Cypress Semiconductor Corporation

Document Number: 38-07135 Rev. *D

•

198 Champion Court

•

San Jose, CA 95134-1709

•

408-943-2600

Revised September 10, 2009

[+] Feedback

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型号	品牌	获取价格	描述	数据表
CY7B9920-7SI	CYPRESS	获取价格	Low Skew Clock Buffer
CY7B9920-7SI[20]	CYPRESS	获取价格	Low Skew Clock Buffer
CY7B9920-7SIT	CYPRESS	获取价格	PLL Based Clock Driver, 7B Series, 8 True Output(s), 0 Inverted Output(s), BICMOS, PDSO24,
CY7B992-2	CYPRESS	获取价格	Programmable Skew Clock Buffer
CY7B992-2JC	CYPRESS	获取价格	Programmable Skew Clock Buffer
CY7B992-2JCT	CYPRESS	获取价格	Programmable Skew Clock Buffer
CY7B992-5	CYPRESS	获取价格	Programmable Skew Clock Buffer
CY7B992-5JC	CYPRESS	获取价格	Programmable Skew Clock Buffer
CY7B992-5JCT	CYPRESS	获取价格	Programmable Skew Clock Buffer
CY7B992-5JI	CYPRESS	获取价格	Programmable Skew Clock Buffer

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