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Datasheet > 逻辑 > 触发器/锁存器> CY74FCT377TQC
CY74FCT377TQC PDF预览

CY74FCT377TQC

更新时间： 2024-11-25 12:58:43
品牌 Logo 应用领域
德州仪器 - TI /
页数 文件大小 规格书
7页 74K
描述
FCT SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PDSO20, 0.150 INCH, QSOP-20

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CY74FCT377TQC 技术参数

是否Rohs认证：不符合生命周期：Obsolete
零件包装代码：QSOP包装说明：0.150 INCH, QSOP-20
针数：20Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.12
Is Samacsys：N其他特性：WITH HOLD MODE
系列：FCTJESD-30 代码：R-PDSO-G20
长度：8.6614 mm负载电容（CL）：50 pF
逻辑集成电路类型：D FLIP-FLOP最大频率@ Nom-Sup：83300000 Hz
最大I（ol）：0.064 A位数：8
功能数量：1端子数量：20
最高工作温度：85 °C最低工作温度：-40 °C
输出特性：3-STATE输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：SSOP
封装等效代码：SSOP20,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH峰值回流温度（摄氏度）：NOT SPECIFIED
电源：5 VProp。Delay @ Nom-Sup：13 ns
传播延迟（tpd）：13 ns认证状态：Not Qualified
座面最大高度：1.75 mm子类别：FF/Latches
最大供电电压 (Vsup)：5.25 V最小供电电压 (Vsup)：4.75 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子形式：GULL WING端子节距：0.635 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：POSITIVE EDGE宽度：3.9116 mm
Base Number Matches：1

CY74FCT377TQC 数据手册

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1CY54/74FCT377T  
Data sheet acquired from Cypress Semiconductor Corporation.  
Data sheet modified to remove devices not offered.  
CY54/74FCT377T  
8-Bit Register  
SCCS023 - May1994 - Revised March 2000  
• Clock Enable for address and data synchronization  
Features  
application  
• Function, pinout and drive compatible with FCT and  
• Eight edge-triggered D flip-flops  
• Extended commercial range of −40˚C to +85˚C  
F logic  
• FCT-C speed at 5.2 ns max. (Com’l)  
FCT-A speed at 7.2 ns max. (Com’l)  
• Reduced VOH (typically = 3.3V) versions of equivalent  
FCT functions  
• Edge-rate control circuitry for significantly improved  
noise characteristics  
• Power-off disable feature  
• Matched rise and fall times  
• ESD > 2000V  
Functional Description  
The FCT377T has eight triggered D-type flip-flops with  
individual D inputs. The common buffered clock inputs (CP)  
loads all flip-flops simultaneously when the Clock Enable (CE)  
is LOW. The register is fully edge-triggered. The state of each  
D input, one set-up time before the LOW-to-HIGH clock  
transition, is transferred to the corresponding flip-flop’s O out-  
put. The CE input must be stable only one set-up time prior to  
the LOW-to-HIGH clock transition for predictable operation.  
• Fully compatible with TTL input and output logic levels  
• Sink Current  
64 mA (Com’l),  
32 mA (Mil)  
32 mA (Com’l),  
12 mA (Mil)  
The outputs are designed with a power-off disable feature to  
allow for live insertion of boards.  
Source Current  
Logic Block Diagram  
D
0
D
D
2
D
D
D
5
D
D
7
1
3
4
6
CE  
D
Q
D
Q
D
Q
D
Q
D
Q
D
Q
D
Q
D
Q
CP  
CP  
CP  
CP  
CP  
CP  
CP  
CP  
CP  
O
0
O
1
O
2
O
3
O
4
O
5
O
6
O
7
Pin Configurations  
Logic Symbol  
SOIC/QSOP  
Top View  
LCC  
Top View  
CE  
1
V
20  
19  
18  
17  
16  
CC  
O
0
O
2
3
4
5
6
7
7
6
D
0
D
D
7
6 5 4  
8
D
D
O
D
O
D
O
D
D
O
D
O
D
O
0
1
2
3
4
5
6
7
D
1
O
D
0
3
9
3
2
1
CP  
O
1
O
O
D
6
5
GND  
CP  
O
0
10  
11  
CE  
O
2
CE  
O
15  
14  
O
4
V
CC  
D
2
12  
13  
O
4
20  
19  
7
5
4
0
1
2
3
5
6
7
D
O
7
4
D
3
D
8
13  
12  
11  
1516 17 18  
14  
O
3
O
9
4
GND  
10  
CP  
Copyright © 2000, Texas Instruments Incorporated  
1234567

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