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CY39100Z484-200BBC

更新时间： 2024-09-17 07:53:23
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 输入元件可编程逻辑
页数 文件大小 规格书
49页 715K
描述
Loadable PLD, 7.5ns, CMOS, PBGA484, 23 X 23 MM, 1.60 MM HEIGHT, 1 MM PITCH, FBGA-484

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CY39100Z484-200BBC 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：BGA包装说明：LBGA,
针数：484Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.82
JESD-30 代码：S-PBGA-B484JESD-609代码：e0
长度：23 mm湿度敏感等级：3
专用输入次数：I/O 线路数量：302
端子数量：484最高工作温度：70 °C
最低工作温度：组织：0 DEDICATED INPUTS, 302 I/O
输出函数：MACROCELL封装主体材料：PLASTIC/EPOXY
封装代码：LBGA封装形状：SQUARE
封装形式：GRID ARRAY, LOW PROFILE峰值回流温度（摄氏度）：220
可编程逻辑类型：LOADABLE PLD传播延迟：7.5 ns
认证状态：Not Qualified座面最大高度：1.6 mm
最大供电电压：1.95 V最小供电电压：1.65 V
标称供电电压：1.8 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：TIN LEAD端子形式：BALL
端子节距：1 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：23 mm

CY39100Z484-200BBC 数据手册

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Delta39K™ ISR™  
CPLD Family  
PRELIMINARY  
CPLDs at FPGA Densities™  
•Multiple I/O standards supported  
Features  
— LVCMOS, LVTTL, 3.3V PCI, SSTL2 (I-II), SSTL3 (I-II),  
HSTL (I-IV), and GTL+  
•High density  
— 15K to 350K usable gates  
— 256 to 5376 macrocells  
— 92 to 520 maximum I/O pins  
•Compatible with NOBL™, ZBT™, and QDR™ SRAMs  
•Programmable slew rate control on each I/O pin  
•User-Programmable Bus Hold capability on each I/O pin  
•Fully PCI compliant (to 66 MHz 64-bit PCI spec rev2.2)  
•Compact PCI hot swap compatible  
•Multiple package/pinout offering across all densities  
— 144 to 676 pins in PQFP, BGA and FBGA packages  
— Same pinout for 3.3V/2.5V and 1.8V devices  
— Simplifies design migration across density  
— Self-Boot™ solution in BGA and FBGA packages  
•In-System Reprogrammable™ (ISR™)  
— 12 Dedicated Inputs including 4 clock pins, 4 global  
control signal pins and 4 JTAG interface pins for  
reconfigurability  
•Embedded Memory  
— 40K to 840K bits embedded SRAM  
• 32K to 672K bits of (single port) Cluster memory  
• 8K to 168K bits of (dual port) Channel memory  
•High speed - 250 MHz in-system operation  
•AnyVolt™ interface  
JTAG-compliant on-board programming  
—
— 3.3V, 2.5V and 1.8V V versions available  
CC  
— Design changes don’t cause pinout changes  
•IEEE1149.1 JTAG boundary scan  
— 3.3V, 2.5V and 1.8V I/O capability on all versions  
• Low Power Operation  
0.18- m 6-layer metal SRAM-based logic process  
—
µ
Development Software  
— Full-CMOS implementation of product term array  
Standby current as low as 100 A at 1.8V V  
—
µ
•Warp™  
CC  
•Simple timing model  
— IEEE 1076/1164 VHDL or IEEE 1364 Verilog context  
sensitive editing.  
— No penalty for using full 16 product terms / macrocell  
— No delay for single product term steering or sharing  
•Flexible clocking  
— Active-HDL FSM graphical finite state machine editor  
— Active-HDL SIM post-synthesis timing simulator  
— Architecture Explorer for detailed design analysis  
— Static Timing Analyzer for critical path analysis  
— Available on Windows 95, 98 & NT for $99  
— 4 synchronous clocks per device  
— 1 spread-aware PLL drives all 4 clock networks  
— Locally generated Product Term clock  
— Clock polarity control at each register  
•Carry chain logic for fast efficient arithmetic operations  
— Supports all Cypress Programmable Logic Products  
Delta39K™ ISR CPLD Family Members  
[1]  
Standby I  
CC  
Cluster  
Channel  
f
Speed-t  
PD  
T =25 C  
°
MAX2  
A
Typical  
Gates  
memory memory Maximum  
Pin-to-Pin  
(ns)  
Device  
39K15  
Macrocells  
256  
(Kbits)  
(Kbits)  
I/O Pins  
(MHz)  
250  
222  
222  
200  
181  
167  
167  
154  
3.3/2.5V  
1.8V  
8K–24K  
16K–48K  
32  
8
134  
6.5  
7.0  
7.0  
7.5  
8.0  
8.5  
8.5  
9.0  
10 mA  
10 mA  
10 mA  
10 mA  
10 mA  
10 mA  
10 mA  
10 mA  
100 µA  
200 µA  
300 µA  
600 µA  
1000 µA  
1250 µA  
1500 µA  
2100 µA  
39K30  
512  
64  
16  
176  
39K50  
23K–72K  
768  
96  
24  
218  
39K100  
39K165  
39K200  
39K250  
39K350  
46K–144K  
77K–241K  
92K–288K  
115K–361K  
161K–505K  
1536  
2560  
3072  
3840  
5376  
192  
320  
384  
480  
672  
48  
302  
80  
386  
96  
428  
120  
168  
470  
520  
Note:  
1. Standby ICC values are with PLL not utilized, no output load and stable inputs  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
August 9, 2000  
1234567...49

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型号 品牌 获取价格 描述 数据表
CY39100Z484B-125BBC CYPRESS

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 		Loadable PLD, 10ns, 1536-Cell, CMOS, PBGA484, 23 X 23 MM, 1.60 MM HEIGHT, 1 MM PITCH, TFBG
CY39100Z484B-200BBC CYPRESS

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 		Loadable PLD, 7.5ns, 1536-Cell, CMOS, PBGA484, 23 X 23 MM, 1.60 MM HEIGHT, 1 MM PITCH, TFB
CY39100Z676-125BBC CYPRESS

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