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CY37512P352-143BGC

更新时间: 2024-11-19 20:37:03
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 时钟输入元件可编程逻辑
页数 文件大小 规格书
19页 544K
描述
EE PLD, 8.5ns, 512-Cell, CMOS, PBGA352, BGA-352

CY37512P352-143BGC 技术参数

是否Rohs认证: 不符合生命周期:Obsolete
零件包装代码:BGA包装说明:BGA-352
针数:352Reach Compliance Code:compliant
HTS代码:8542.39.00.01风险等级:5.8
其他特性:YES最大时钟频率:91 MHz
系统内可编程:YESJESD-30 代码:S-PBGA-B352
JESD-609代码:e0JTAG BST:YES
专用输入次数:1I/O 线路数量:264
宏单元数:512端子数量:352
最高工作温度:70 °C最低工作温度:
组织:1 DEDICATED INPUTS, 264 I/O输出函数:MACROCELL
封装主体材料:PLASTIC/EPOXY封装代码:BGA
封装等效代码:BGA352,26X26,50封装形状:SQUARE
封装形式:GRID ARRAY峰值回流温度(摄氏度):NOT SPECIFIED
电源:3.3/5,5 V可编程逻辑类型:EE PLD
传播延迟:8.5 ns认证状态:Not Qualified
子类别:Programmable Logic Devices最大供电电压:5.25 V
最小供电电压:4.75 V标称供电电压:5 V
表面贴装:YES技术:CMOS
温度等级:COMMERCIAL端子面层:Tin/Lead (Sn/Pb)
端子形式:BALL端子节距:1.27 mm
端子位置:BOTTOM处于峰值回流温度下的最长时间:NOT SPECIFIED
Base Number Matches:1

CY37512P352-143BGC 数据手册

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PRELIMINARY  
CY37512  
UltraLogic™ 512-Macrocell ISR™ CPLD  
— t = 6 ns  
Features  
CO  
• Product-term clocking  
• IEEE 1149.1 JTAG boundary scan  
• Programmable slew rate control on individual I/Os  
• Low power option on individual logic block basis  
• 512 macrocells in 32 logic blocks  
• In-System Reprogrammable™ (ISR™)  
— JTAG-compliant on-board programming  
— Design changes don’t cause pinout changes  
— Design changes don’t cause timing changes  
• Up to 264 I/Os  
• 5V and 3.3V I/O capability  
• User-Programmable Bus Hold capabilities on all I/Os  
• Simple Timing Model  
• PCI compliant  
• Available in 208-pin PQFP and 256/352-lead BGA pack-  
ages  
• Pinout compatible with the CY37512V, 37256/37256V,  
CY37384/37384V  
— plus 5 dedicated inputs including 4 clock inputs  
• High speed  
— f  
= 125 MHz  
MAX  
— t = 10 ns  
PD  
— t = 5.5 ns  
S
Cypress Semiconductor Corporation  
3901 North First Street  
San Jose  
CA95134  
408-943-2600  
January 6, 1999  

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