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CY2DP3120AXIT

更新时间： 2024-11-19 04:13:19
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 时钟驱动器逻辑集成电路
页数 文件大小 规格书
9页 194K
描述
1:20 Differential Clock/Data Fanout Buffer

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CY2DP3120AXIT 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：QFP
包装说明：LQFP, QFP52,.47SQ针数：52
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.84其他特性：ECL MODE: VCC = 0V WITH VEE = -2.375V TO -3.465V; ALSO OPERATES AT 3.3V SUPPLY
系列：2DP输入调节：DIFFERENTIAL MUX
JESD-30 代码：S-PQFP-G52JESD-609代码：e3
长度：10 mm逻辑集成电路类型：LOW SKEW CLOCK DRIVER
最大I（ol）：0.005 A湿度敏感等级：3
功能数量：1反相输出次数：
端子数量：52实输出次数：20
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：LQFP
封装等效代码：QFP52,.47SQ封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE峰值回流温度（摄氏度）：260
电源：+-2.5/+-3.3 VProp。Delay @ Nom-Sup：0.75 ns
传播延迟（tpd）：0.75 ns认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.05 ns座面最大高度：1.6 mm
子类别：Clock Drivers最大供电电压 (Vsup)：2.625 V
最小供电电压 (Vsup)：2.375 V标称供电电压 (Vsup)：2.5 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：0.65 mm端子位置：QUAD
处于峰值回流温度下的最长时间：20宽度：10 mm
最小 fmax：1500 MHzBase Number Matches：1

CY2DP3120AXIT 数据手册

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FastEdge™ Series  
CY2DP3120  
1:20 Differential Clock/Data Fanout Buffer  
Features  
• Twenty ECL/PECL differential outputs  
• One ECL/PECL compatible differential or single-ended  
clock inputs  
• OneHSTLcompatibledifferentialorsingle-endedclock  
inputs  
Functional Description  
The CY2DP3120 is a low-skew, low propagation delay 1-to-20  
differential fanout buffer targeted to meet the requirements of  
high-performance clock and data distribution applications. The  
device is implemented on SiGe technology and has a fully  
differential internal architecture that is optimized to achieve  
low signal skews at operating frequencies of up to 1.5 GHz.  
The device features two differential input paths that are multi-  
plexed internally. This mux is controlled by the CLK_SEL pin.  
The CY2DP3120 may function not only as a differential clock  
buffer but also as a signal-level translator and fanout on  
ECL/PECL signal to twenty ECL/PECL differential loads. An  
external bias pin, VBB, is provided for this purpose. In such an  
application, the VBB pin should be connected to either one of  
the CLKA# or CLKB# inputs and bypassed to ground via a  
0.01-µF capacitor. Traditionally, in ECL, it is used to provide  
the reference level to a receiving single-ended input that might  
have a different self-bias point.  
Since the CY2DP3120 introduces negligible jitter to the timing  
budget, it is the ideal choice for distributing high frequency,  
high precision clocks across back-planes and boards in  
communication systems. Furthermore, advanced circuit  
design schemes, such as internal temperature compensation,  
ensure that the CY2DP3120 delivers consistent performance  
over various platforms.  
• Hot-swappable/-insertable  
• 50 ps output-to-output skew  
• 150 ps device-to-device skew  
• 500 ps propagation delay (typical)  
• 1.4 ps RMS period jitter (max.)  
• 1.5 GHz Operation (2.7 GHz max. toggle frequency)  
• PECL mode supply range: VCC = 2.5V± 5% to 3.3V±5%  
with VEE = 0V  
• ECL mode supply range: VE E = –2.5V± 5% to –3.3V±5%  
with VCC = 0V  
• Industrial temperature range: –40°C to 85°C  
• 52-pin 1.4-mm TQFP package  
• Temperature compensation like 100K ECL  
• Pin compatible with MC100ES6221  
Block Diagram  
Pin Configuration  
49  
52 51  
1
2
3
4
5
6
7
8
48  
45 44 43  
47 46  
50  
42 41 40  
39  
Q6  
Q6#  
Q7  
Q7#  
Q8  
Q8#  
Q9  
VCC  
VCC  
CLK_SEL  
CLKA  
CLKA#  
VBB  
CLKB  
VCC  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
CLKA  
CLKA#  
Q0  
Q0#  
VEE  
VCC  
CY2DP3120  
Q9#  
CLKB#  
Q19  
CLKB  
9
Q10  
Q10#  
Q11  
Q11#  
VCC  
VEE  
Q19#  
Q19  
Q18#  
Q18  
Q19#  
CLKB#  
10  
11  
12  
13  
14 15  
VBB  
VEE  
CLK_SEL  
27  
17  
18  
21 22 23  
19 20  
16  
24 25 26  
VEE  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Document #: 38-07514 Rev.*C  
Revised July 28, 2004  
1234567...9

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