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CY292510ZCT

更新时间： 2024-09-24 14:29:35

品牌	Logo	应用领域
赛普拉斯 - CYPRESS		驱动光电二极管逻辑集成电路
页数	文件大小	规格书
6页	72K
描述
PLL Based Clock Driver, 10 True Output(s), 0 Inverted Output(s), CMOS, PDSO24, 4.40 MM, TSSOP-24

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CY292510ZCT 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	TSSOP	包装说明：	4.40 MM, TSSOP-24
针数：	24	Reach Compliance Code：	not_compliant
HTS代码：	8542.39.00.01	风险等级：	5.92
Is Samacsys：	N	输入调节：	STANDARD
JESD-30 代码：	R-PDSO-G24	JESD-609代码：	e0
长度：	7.8 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
最大I（ol）：	0.012 A	功能数量：	1
反相输出次数：		端子数量：	24
实输出次数：	10	最高工作温度：	85 °C
最低工作温度：		封装主体材料：	PLASTIC/EPOXY
封装代码：	TSSOP	封装等效代码：	TSSOP24,.25
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
电源：	3.3 V	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.1 ns	座面最大高度：	1.1 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	OTHER	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	宽度：	4.4 mm
最小 fmax：	200 MHz	Base Number Matches：	1

CY292510ZCT 数据手册

CY292510

200-MHz, Ten-output Zero Delay Buffer/PLL

Features

Description

• Output frequency range: 25 MHz to 200 MHz

• 10 LVCMOS outputs

• One feedback output

• Output-to-output skew < 100 ps

• Cycle-to cycle jitter < 100 ps

The CY292510 is a 3.3V zero delay buffer designed to

distribute high-speed clocks in PC, workstation, datacom,

telecom, and other high-performance applications. It is ideal

for use in SDRAM memory applications, and conforms to the

JEDEC JC40/JC42.5 specification supporting SDRAM DIMM

applications.

• ± 125-ps static phase error: 66 MHz to 166 MHz

• Spread-Spectrum-compatible

• Integrated series damping resistors specifically

designed for registered SDRAM DIMM applications –

JEDEC-JC42.5-compliant

The CY292510 has one bank of outputs with output enable

control. Input-to-output skew can be adjusted by varying

load/delay on feedback path. When OE is low, clock outputs

are forced low. V_DDAcan be strapped low to force device into

test mode. See Table 4.

• Externally controllable output delay

• Output enable/disable control

• 24-pin TSSOP package

Table 1. Function Table^[1]

1Y(0:9) Outputs

LOW

FBOUT

REF

LOW

HIGH

REF

Pin Configuration

Block Diagram

FBOUT

1Y0

VSSA

VDD

1Y0

1Y1

1Y2

V^SS

REF

V^DDA

VDD

1Y9

1Y8

V^SS

1Y1

1Y2

1Y3

FBIN

REF

PLL

MUX

1Y4

VSS

1Y5

1Y6

1Y7

1Y8

1Y9

1Y3

1Y4

V^DD

1Y7

1Y6

1Y5

V^DD

VDDA

SEL

FBOUT

FBIN

Note:

1. See Table 4 for additional logic configurations. REF is fixed frequency input.

Cypress Semiconductor Corporation

•

3901 North First Street

•

San Jose

•

CA 95134

•

408-943-2600

Document #: 38-07472 Rev. **

Revised October 11, 2002

12 3 4 5 6

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型号	品牌	获取价格	描述	数据表
CY29350	CYPRESS	获取价格	2.5V or 3.3V, 200-MHz, 9-Output Clock Driver
CY29350_11	CYPRESS	获取价格	2.5 V or 3.3 V, 200-MHz, 9-Output Clock Driver Nine Clock outputs: Drive up to 18 clock li
CY29350AI	CYPRESS	获取价格	2.5V or 3.3V, 200-MHz, 9-Output Clock Driver
CY29350AI	ROCHESTER	获取价格	200MHz, OTHER CLOCK GENERATOR, PQFP32, TQFP-32
CY29350AIT	CYPRESS	获取价格	2.5V or 3.3V, 200-MHz, 9-Output Clock Driver
CY29350AIT	ROCHESTER	获取价格	200MHz, OTHER CLOCK GENERATOR, PQFP32, TQFP-32
CY29350AXI	CYPRESS	获取价格	2.5 V or 3.3 V, 200-MHz, 9-Output Clock Driver Nine Clock outputs: Drive up to 18 clock li
CY29350AXIT	CYPRESS	获取价格	2.5 V or 3.3 V, 200-MHz, 9-Output Clock Driver Nine Clock outputs: Drive up to 18 clock li
CY29351	CYPRESS	获取价格	2.5V or 3.3V, 200-MHz, 9-Output Zero Delay Buffer
CY29351_08	CYPRESS	获取价格	2.5V or 3.3V, 200 MHz, 9-Output Zero Delay

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