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CY28510

更新时间： 2024-09-21 04:38:03
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SPECTRALINEAR 时钟发生器
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描述
Peripheral I/O Clock Generator

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CY28510 数据手册

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CY28510  
Peripheral I/O Clock Generator  
Features  
• 15 33.27 MHz or 66.669-MHz clock outputs  
• 1 REF 14.318 MHz  
• I2C Compatible Programmability With Block and Byte  
Modes  
• I2C Operates Up to 1MHz  
• Divide by 2, spread spectrum and output enable all  
selectable on a per-output basis via I2C register bits  
• I2C Address Selection of D0, D2, D4 or D6  
• Divide by 2 mode default values strappable on a  
per-group basis  
• 48-Pin SSOP Package  
• Output Enable pin controls all outputs  
Block Diagram  
Pin Configuration  
XIN  
REF  
VDDQ0  
1
2
3
4
5
6
7
8
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
GFS3  
REF  
GFS0  
VDDX  
VSSX  
XIN  
Mux  
y
2
CLKG0_0  
CLKG0_0  
CLKG0_1  
VSSQ0  
CLKG0_2  
VDDQ0  
Mux  
Mux  
y
2
2
CLKG0_1  
CLKG0_2  
PLL 1with  
Spread  
y
66MHz  
Spectrum  
XOUT  
VDDC  
ADDSEL0  
ADDSEL1  
VSSC  
VSSQ0  
Mux  
Mux  
Mux  
Mux  
Mux  
y
2
CLKG0_3  
CLKG0_3  
CLKG0_4  
VDDQ0  
9
y
y
y
y
2
2
2
2
CLKG0_4  
CLKG0_5  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
CLKG0_5  
PLL 2 no  
Spread  
Spectrum  
66MHz  
CLK_STOP#  
CLKG0_6  
CLKG0_7  
VSSQ0  
CLK_STOP#  
SCLK  
SDATA  
GFS1  
GFS2  
OE  
CLKG3  
VDDQ3  
VSSQ3  
CLKG0_6  
CLKG0_7  
(Group Frequency Select, 33 or 66MHz)  
GFS0  
VDDQ1  
CLKG1_0  
CLKG1_1  
VSSQ1  
VDDQ1  
CLKG1_2  
CLKG1_3  
VSSQ1  
Mux  
Mux  
Mux  
Mux  
y
y
y
y
2
2
2
2
CLKG1_0  
CLKG1_1  
CLKG1_2  
CLKG1_3  
SCLK  
I2C  
SDATA  
VSSQ2  
CLKG2_1  
CLKG2_0  
VDDQ2  
ADDSEL(0:1)  
VDDA  
VSSA  
GFS1  
Mux  
y
2
CLKG2_0  
Mux  
Mux  
y
y
2
2
CLKG2_1  
CLKG3  
GFS2  
GFS3  
OE  
Rev 1.0, November 20, 2006  
2200 Laurelwood Road, Santa Clara, CA 95054  
Page 1 of 12  
www.SpectraLinear.com  
Tel:(408) 855-0555 Fax:(408) 855-0550  
1234567...12

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