5秒后页面跳转
捷配首页

Datasheet > 逻辑 > 时钟驱动器> CY28351OC
CY28351OC PDF预览

CY28351OC

更新时间： 2024-09-22 23:13:47
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 时钟驱动器逻辑集成电路光电二极管双倍数据速率
页数 文件大小 规格书
8页 75K
描述
Differential Clock Buffer/Driver DDR400- and DDR333-Compliant

阅读下载

中文翻译

获取价格

CY28351OC 技术参数

是否Rohs认证： 不符合生命周期：Transferred
零件包装代码：SSOP包装说明：SSOP, SSOP48,.4
针数：48Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.4
Is Samacsys：N输入调节：STANDARD
JESD-30 代码：R-PDSO-G48JESD-609代码：e0
长度：15.875 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
最大I（ol）：0.012 A湿度敏感等级：1
功能数量：1反相输出次数：10
端子数量：48实输出次数：10
最高工作温度：70 °C最低工作温度：
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装等效代码：SSOP48,.4
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：220电源：2.5 V
Prop。Delay @ Nom-Sup：6 ns传播延迟（tpd）：6 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.1 ns
座面最大高度：2.794 mm子类别：Clock Drivers
最大供电电压 (Vsup)：2.625 V最小供电电压 (Vsup)：2.375 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
温度等级：COMMERCIAL端子面层：TIN LEAD
端子形式：GULL WING端子节距：0.635 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：7.5 mm最小 fmax：200 MHz
Base Number Matches：1

CY28351OC 数据手册

 浏览型号CY28351OC的Datasheet PDF文件第2页浏览型号CY28351OC的Datasheet PDF文件第3页浏览型号CY28351OC的Datasheet PDF文件第4页浏览型号CY28351OC的Datasheet PDF文件第5页浏览型号CY28351OC的Datasheet PDF文件第6页浏览型号CY28351OC的Datasheet PDF文件第7页 
CY28351  
Differential Clock Buffer/Driver  
DDR400- and DDR333-Compliant  
Description  
Features  
• Supports 333-MHz and 400-MHz DDR SDRAM  
• 60- – 200-MHz operating frequency  
This PLL clock buffer is designed for 2.5-VDD and 2.5-AVDD  
operation and differential outputs levels.  
• Phase-locked loop (PLL) clock distribution for double  
data rate synchronous DRAM applications  
• Distributes one clock input to ten differential outputs  
• Externalfeedbackpin(FBIN)isusedtosynchronizethe  
outputs to the clock input  
• Conforms to the DDRI specification  
• Spread Aware for electromagnetic interference (EMI)  
reduction  
• 48-pin SSOP package  
This device is a zero delay buffer that distributes a clock input  
(CLKIN) to ten differential pairs of clock outputs (YT[0:9],  
YC[0:9]) and one feedback clock output (FBOUT). The clock  
outputs are individually controlled by the serial inputs SCLK  
and SDATA.  
The two-line serial bus can set each output clock pair (YT[0:9],  
YC[0:9]) to the Hi-Z state. When AVDD is grounded, the PLL is  
turned off and bypassed for the test purposes.  
The PLL in this device uses the input clock (CLKIN) and the  
feedback clock (FBIN) to provide high-performance, low-skew,  
low-jitter output differential clocks.  
Block Diagram  
Pin Configuration  
10  
1
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
VSS  
YC5  
VSS  
YC0  
YT0  
YC0  
2
YT1  
YC1  
3
YT5  
YT0  
4
VDDQ  
YT6  
VDDQ  
YT1  
YT2  
YC2  
5
6
YC6  
YC1  
7
VSS  
YT3  
YC3  
VSS  
VSS  
YC2  
SCLK  
Serial  
Interface  
Logic  
8
VSS  
YT4  
YC4  
9
YC7  
SDATA  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
YT7  
YT2  
YT5  
YC5  
VDDQ  
SDATA  
NC  
VDD  
SCLK  
CLKIN  
NC  
YT6  
YC6  
FBIN  
VDDQ  
CLKIN  
FBIN  
YT7  
YC7  
VDDI  
AVDD  
AVSS  
VSS  
YC3  
FBOUT  
NC  
PLL  
YT8  
YC8  
VSS  
YC8  
YT8  
YT9  
YC9  
YT3  
VDDQ  
YT9  
VDDQ  
YT4  
AVDD  
FBOUT  
YC9  
VSS  
YC4  
VSS  
Cypress Semiconductor Corporation  
Document #: 38-07370 Rev. *B  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Revised May 23, 2003  
12345678

中文翻译

下载PDF

与CY28351OC相关器件

型号 品牌 获取价格 描述 数据表
CY28351OC-400T SILICON

获取价格

 		PLL Based Clock Driver, PDSO48, SSOP-48
CY28351OCT CYPRESS

获取价格

 		Differential Clock Buffer/Driver DDR400- and DDR333-Compliant
CY28351OCT SPECTRALINEAR

获取价格

 		Differential Clock Buffer/Driver
CY28351OI-400 SILICON

获取价格

 		PLL Based Clock Driver, PDSO48, SSOP-48
CY28351OI-400T SILICON

获取价格

 		Clock Driver
CY28352 SPECTRALINEAR

获取价格

 		Differential Clock Buffer/Driver DDR400- and DDR333-Compliant
CY28352 CYPRESS

获取价格

 		Differential Clock Buffer/Driver DDR400- and DDR333-Compliant
CY28352OC SPECTRALINEAR

获取价格

 		Differential Clock Buffer/Driver DDR400- and DDR333-Compliant
CY28352OC CYPRESS

获取价格

 		Differential Clock Buffer/Driver DDR400- and DDR333-Compliant
CY28352OC SILICON

获取价格

 		PLL Based Clock Driver, 28352 Series, 6 True Output(s), 0 Inverted Output(s), PDSO28, 5.30

与CY28351OC相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证