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CXK77Q36R160GB-4

更新时间： 2024-11-08 21:00:47

品牌	Logo	应用领域
索尼 - SONY		静态存储器内存集成电路
页数	文件大小	规格书
23页	161K
描述
Standard SRAM, 512KX36, 2ns, CMOS, PBGA119, 14 X 22 MM, 1.27 MM PITCH, BGA-119

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CXK77Q36R160GB-4 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	BGA, BGA119,7X17,50	针数：	119
Reach Compliance Code：	unknown	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.92
最长访问时间：	2 ns	I/O 类型：	COMMON
JESD-30 代码：	R-PBGA-B119	JESD-609代码：	e0
长度：	22 mm	内存密度：	18874368 bit
内存集成电路类型：	STANDARD SRAM	内存宽度：	36
功能数量：	1	端子数量：	119
字数：	524288 words	字数代码：	512000
工作模式：	SYNCHRONOUS	最高工作温度：	85 °C
最低工作温度：		组织：	512KX36
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	BGA	封装等效代码：	BGA119,7X17,50
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	240
电源：	1.5,2.5 V	认证状态：	Not Qualified
座面最大高度：	2.5 mm	最小待机电流：	2.37 V
子类别：	SRAMs	最大压摆率：	0.65 mA
最大供电电压 (Vsup)：	2.63 V	最小供电电压 (Vsup)：	2.37 V
标称供电电压 (Vsup)：	2.5 V	表面贴装：	YES
技术：	CMOS	温度等级：	OTHER
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	BALL
端子节距：	1.27 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	10	宽度：	14 mm
Base Number Matches：	1

CXK77Q36R160GB-4 数据手册

SONYÒ CXK77Q36R160GB / CXK77Q18R160GB

3/33/4

16Mb LW R-R HSTL High Speed Synchronous SRAMs (512K x 36 or 1M x 18)

Preliminary

Description

The CXK77Q36R160GB (organized as 524,288 words by 36 bits) and the CXK77Q18R160GB (organized as 1,048,576 words

by 18 bits) are high speed CMOS synchronous static RAMs with common I/O pins. These synchronous SRAMs integrate input

registers, high speed RAM, output registers, and a one-deep write buffer onto a single monolithic IC. Register - Register (R-R)

read operations and Late Write (LW) write operations are supported, providing a high-performance user interface.

All address and control input signals except G (Output Enable) and ZZ (Sleep Mode) are registered on the rising edge of K

(Input Clock).

During read operations, output data is driven valid from the rising edge of K, one full clock cycle after the address is registered.

During write operations, input data is registered on the rising edge of K, one full clock cycle after the address is registered.

The output drivers are series terminated, and the output impedance is programmable through an external impedance matching

resistor RQ. By connecting RQ between ZQ and V , the output impedance of all DQ pins can be precisely controlled.

Sleep (power down) mode control is provided through the asynchronous ZZ input. 333 MHz operation is obtained from a single

2.5V power supply. JTAG boundary scan interface is provided using a subset of IEEE standard 1149.1 protocol.

Features

•

3 Speed Bins

Cycle Time / Access Time

3.0ns / 1.8ns

-3

-33

-4

3.3ns / 1.9ns

4.0ns / 2.0ns

•

Single 2.5V power supply (V ): 2.5V ± 5%

Dedicated output supply voltage (V

): 1.5V typical

DDQ

HSTL-compatible I/O interface with dedicated input reference voltage (V ): 0.75V typical

REF

Late Write (LW)

Full read/write coherency

Byte Write capability

Two cycle deselect

Differential input clocks (K/K)

Asynchronous output enable (G)

Programmable impedance output drivers

Sleep (power down) mode via dedicated mode pin (ZZ)

JTAG boundary scan (subset of IEEE standard 1149.1)

119 pin (7x17), 1.27mm pitch, 14mm x 22mm Ball Grid Array (BGA) package

16Mb LW R-R, rev 0.1

1 / 23

August 20, 2001

12 3 4 5 6 7...23

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