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CXK77K18R320GB-3

更新时间： 2024-11-11 02:51:51

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索尼 - SONY		静态存储器
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23页	198K
描述
32Mb LW R-R HSTL High Speed Synchronous SRAM (2Mb x 18)

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CXK77K18R320GB-3 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	BGA, BGA119,7X17,50	针数：	119
Reach Compliance Code：	unknown	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.92
最长访问时间：	1.6 ns	最大时钟频率 (fCLK)：	333 MHz
I/O 类型：	COMMON	JESD-30 代码：	R-PBGA-B119
JESD-609代码：	e0	长度：	22 mm
内存密度：	37748736 bit	内存集成电路类型：	LATE-WRITE SRAM
内存宽度：	18	功能数量：	1
端子数量：	119	字数：	2097152 words
字数代码：	2000000	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：
组织：	2MX18	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	BGA
封装等效代码：	BGA119,7X17,50	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	240	电源：	1.5/1.8,1.8 V
认证状态：	Not Qualified	座面最大高度：	2.4 mm
最大待机电流：	0.18 A	最小待机电流：	1.7 V
子类别：	SRAMs	最大压摆率：	0.65 mA
最大供电电压 (Vsup)：	1.9 V	最小供电电压 (Vsup)：	1.7 V
标称供电电压 (Vsup)：	1.8 V	表面贴装：	YES
技术：	CMOS	温度等级：	OTHER
端子面层：	TIN LEAD	端子形式：	BALL
端子节距：	1.27 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	10	宽度：	14 mm
Base Number Matches：	1

CXK77K18R320GB-3 数据手册

SONY

CXK77K18R320GB

3/33/4

32Mb LW R-R HSTL High Speed Synchronous SRAM (2Mb x 18)

Preliminary

Description

The CXK77K18R320GB is a high speed CMOS synchronous static RAM with common I/O pins, organized as 2,097,152 words

by 18 bits. This synchronous SRAMs integrates input registers, high speed RAM, output registers, and a one-deep write buffer

onto a single monolithic IC. Register - Register (R-R) read operations and Late Write (LW) write operations are supported, pro-

viding a high-performance user interface.

All address and control input signals except G (Output Enable) and ZZ (Sleep Mode) are registered on the rising edge of the K

differential input clock.

During read operations, output data is driven valid from the rising edge of K, one full clock cycle after the address is registered.

During write operations, input data is registered on the rising edge of K, one full clock cycle after the address is registered.

Sleep (power down) capability is provided via the ZZ input signal.

Output drivers are series terminated, and output impedance is programmable via the ZQ input pin. By connecting an external

control resistor RQ between ZQ and V_SS, the impedance of the output drivers can be precisely controlled.

333 MHz operation is obtained from a single 1.8V power supply. JTAG boundary scan interface is provided using a subset of

IEEE standard 1149.1 protocol.

Features

•

3 Speed Bins

Cycle Time / Access Time

3.0ns / 1.6ns

-3

-33

-4

3.3ns / 1.6ns

4.0ns / 2.0ns

• Single 1.8V power supply (V_DD): 1.8V ± 0.1V

Note: 2.5V V_DDis also supported. Please contact Sony Memory Marketing Department for further information.

• Dedicated output supply voltage (V_DDQ): 1.5V to 1.8V typical

• HSTL-compatible I/O interface with dedicated input reference voltage (V_REF): V_DDQ/2 typical

• Register - Register (R-R) read protocol

• Late Write (LW) write protocol

• Full read/write coherency

• Byte Write capability

• Differential input clocks (K/K)

• Asynchronous output enable (G)

• Sleep (power down) mode via dedicated mode pin (ZZ)

• Programmable output driver impedance

• JTAG boundary scan (subset of IEEE standard 1149.1)

• 119 pin (7x17), 1.27mm pitch, 14mm x 22mm Ball Grid Array (BGA) package

32Mb LW R-R, rev 0.8

1 / 23

December 8, 2004

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