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CS8422-DNZR PDF预览

CS8422-DNZR

更新时间： 2024-02-23 09:47:23
品牌 Logo 应用领域
凌云 - CIRRUS 转换器
页数 文件大小 规格书
82页 714K
描述
24-bit, 192-kHz, Asynchronous Sample Rate Converter with Integrated Digital Audio Interface Receiver

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CS8422-DNZR 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：QFN包装说明：HVQCCN, LCC32,.2SQ,20
针数：32Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.05
商用集成电路类型：CONSUMER CIRCUITJESD-30 代码：S-XQCC-N32
长度：5 mm湿度敏感等级：3
功能数量：1端子数量：32
最高工作温度：105 °C最低工作温度：-40 °C
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装等效代码：LCC32,.2SQ,20封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度（摄氏度）：NOT SPECIFIED
电源：3.3 V认证状态：Not Qualified
座面最大高度：1 mm子类别：Other Consumer ICs
最大供电电压 (Vsup)：3.465 V最小供电电压 (Vsup)：3.135 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：5 mm
Base Number Matches：1

CS8422-DNZR 数据手册

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CS8422  
24-bit, 192-kHz, Asynchronous Sample Rate Converter with  
Integrated Digital Audio Interface Receiver  
Sample Rate Converter Features  
Digital Audio Interface Receiver  
Features  
140 dB Dynamic Range  
Complete EIAJ CP1201, IEC-60958, AES3,  
S/PDIF Compatible Receiver  
-120 dB THD+N  
28 kHz to 216 kHz Sample Rate Range  
2:1 Differential AES3 or 4:1 S/PDIF Input Mux  
No External Master Clock Required  
Supports Sample Rates up to 211 kHz  
De-emphasis Filtering for 32 kHz, 44.1 kHz,  
and 48 kHz  
Recovered Master Clock Output: 64 x Fs,  
96 x Fs, 128 x Fs, 192 x Fs, 256 x Fs,  
384 x Fs, 512 x Fs, 768 x Fs, 1024 x Fs  
Input/Output Sample Rate Ratios from 6:1 to  
49.152 MHz Maximum Recovered Master  
1:6  
Clock Frequency  
Ultra-low-jitter Clock Recovery  
Master Mode Master Clock/Sample Rate Ratio  
Support: 64, 96, 128, 192, 256, 384, 512, 768,  
1024  
High Input Jitter Tolerance  
No External PLL Filter Components Required  
Selectable and Automatic Clock Switching  
16-, 18-, 20-, or 24-bit Data I/O  
AES3 Direct Output and AES3 TX Pass-  
through  
Dither Automatically Applied and Scaled to  
On-chip Channel Status Data Buffering  
Output Resolution  
Automatic Detection of Compressed Audio  
Streams  
Multiple Device Outputs are Phase Matched  
Decodes CD Q Sub-Code  
VL  
Level Translators  
SDIN  
ISCLK  
ILRCK  
Serial  
Audio  
Input  
SDOUT1  
OSCLK1  
OLRCK1  
Serial  
Audio  
Output  
Sample  
Rate  
Converter  
2:1  
MUX  
3:1  
MUX  
RX0/RXP0  
RX1/RXN0  
RX2/RXP1  
RX3/RXN1  
TDM_IN  
4:1  
MUX  
Receiver  
Clock &  
Data  
Recovery  
(PLL)  
SDOUT2  
OSCLK2  
OLRCK2  
Serial  
Audio  
Output  
3:1  
MUX  
C or U Data Buffer  
(First 5 Bytes)  
VA  
AGND  
Clock  
Generator  
GPO0  
GPO1  
GPO2  
GPO3  
Format  
Detect  
General  
Purpose  
Outputs  
Control Port & Registers  
DGND  
V_REG  
Level Translators  
XTI XTO  
RMCK  
SDA/  
SCL/  
AD1/  
AD0/  
CS  
CDOUT CCLK CDIN  
This document contains information for a new product.  
Cirrus Logic reserves the right to modify this product without notice.  
Preliminary Product Information  
Copyright Cirrus Logic, Inc. 2009  
MAY '09  
DS692PP2  
(All Rights Reserved)  
http://www.cirrus.com  
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