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CM3132-02SH

更新时间： 2024-01-23 11:18:53
品牌 Logo 应用领域
CALMIRCO 稳压器模拟IC信号电路光电二极管双倍数据速率
页数 文件大小 规格书
11页 227K
描述
Triple Linear Voltage Regulator for DDR-I Memory and CPU

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CM3132-02SH 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：SOIC包装说明：LSOP,
针数：8Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.84
Is Samacsys：N模拟集成电路 - 其他类型：ANALOG CIRCUIT
JESD-30 代码：R-PDSO-G8长度：4.915 mm
湿度敏感等级：1功能数量：1
端子数量：8最高工作温度：85 °C
最低工作温度：封装主体材料：PLASTIC/EPOXY
封装代码：LSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, LOW PROFILE峰值回流温度（摄氏度）：NOT SPECIFIED
认证状态：Not Qualified座面最大高度：1.62 mm
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：2.3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
温度等级：OTHER端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：3.9 mm
Base Number Matches：1

CM3132-02SH 数据手册

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PRELIMINARY  
CM3132  
Triple Linear Voltage Regulator for DDR-I Memory and CPU  
Features  
Product Description  
The CM3132 provides an integrated power solution for a  
CPU core and DDR-I memory for consumer and other  
embedded applications. It features three independent linear  
•
•
•
Fully integrated power solution for a CPU/SOC  
core and DDR-I memory ICs  
Lowest system cost and smallest footprint with just  
three external output capacitors  
Three linear regulators for V  
regulators for V  
, V  
and V supply regulation. The  
CORE  
DDQ TT  
(1.5A), V  
default voltage for V  
is 1.5V. The SENSE_CORE pin  
CORE  
DDQ  
CORE  
(1.5A), and V (0.5A, source-sink)  
can be tied to GND for the default voltage, or through a  
resistor divider for setting the CPU core in the range 1.2V to  
TT  
•
•
•
•
•
•
V
V
= 2.5V, V = V  
/2 25mV  
DDQ  
DDQ  
TT  
1.8V. V  
is internally set to 2.50V and the V voltage is  
DDQ  
TT  
is adjustable, with a default output of 1.5V  
CORE  
always half the V  
voltage. A capacitor should be con-  
DDQ  
Over-temperature and reverse current protection  
Overcurrent protection for all regulators  
PSOP-8 package with integrated heat spreader  
Lead-free version available  
nected to each of the three outputs.  
There are two enable pins, EN_CORE and EN_DDR. When  
EN_CORE is set high, the CORE regulator is disabled.  
When EN_DDR is set high, the two DDR regulators are dis-  
abled to minimize overall system power dissipation when  
memory is in standby mode. These two enable pins allow  
power sequencing of the DDR and CORE regulator blocks  
independently.  
Applications  
•
Core CPU and DDR-I memory power for:  
− Set Top Boxes, DVD Players, Games  
− Digital TVs, Flat Panel Displays  
− Printers, Digital Projectors  
The CM3132 is available in a PSOP-8 package that has  
excellent thermal dissipation. It is available with optional  
lead-free finishing.  
− Embedded systems  
− Communications systems  
Typical Application Circuit  
Circuit Schematic  
V
CC  
2.8V to 3.3V  
V
DDQ  
REGULATOR  
V
REF  
VCC  
V
V
V
DDQ  
VDDQ  
REGULATOR  
C
VREF  
VCC  
V
DDQ = 2.5V  
EN_DDR  
C
DDQ  
EN_DDR  
Enable DDR  
Memory #  
V
DDR  
MEMORY  
TT  
R
REGULATOR  
VTT  
REGULATOR  
VREF=1.25V  
TT=1.25V  
R
TT  
R
V
R
C
TT  
V
CORE  
REGULATOR  
VCORE  
REGULATOR  
V
REF  
VREF  
CORE  
CPU  
CORE  
+ I/O  
VCORE  
R3  
R4  
C
EN_CORE  
CORE  
EN_CORE  
Enable CORE#  
SENSE_CORE  
SENSE_CORE  
GND  
GND  
© 2004 California Micro Devices Corp. All rights reserved.  
10/13/04 430 N. McCarthy Blvd., Milpitas, CA 95035-5112  
●
Tel: 408.263.3214  
●
Fax: 408.263.7846  
●
www.calmicro.com  
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