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CGS64B2529WM

更新时间： 2024-01-08 05:55:57
品牌 Logo 应用领域
美国国家半导体 - NSC 驱动光电二极管输出元件逻辑集成电路
页数 文件大小 规格书
8页 130K
描述
IC B SERIES, LOW SKEW CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20, 0.300 INCH, PLASTIC, SOIC-20, Clock Driver

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CGS64B2529WM 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：SOP, SOP20,.4Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.92
系列：B输入调节：MUX
JESD-30 代码：R-PDSO-G20JESD-609代码：e0
长度：12.8 mm负载电容（CL）：50 pF
逻辑集成电路类型：LOW SKEW CLOCK DRIVER功能数量：1
反相输出次数：端子数量：20
实输出次数：10最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装等效代码：SOP20,.4
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：5 V
最大电源电流（ICC）：65 mAProp。Delay @ Nom-Sup：7 ns
传播延迟（tpd）：7 ns认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.5 ns座面最大高度：2.65 mm
子类别：Clock Drivers最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：TTL
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：7.5 mmBase Number Matches：1

CGS64B2529WM 数据手册

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September 1995  
CGS64/74B2529  
500 ps 2 to 10 Minimum Skew Clock Driver  
General Description  
Features  
Y
Clock Generation and Support (CGS) devices  
Ideal for high frequency signal generation or clock  
distribution applications  
This minimum skew clock driver is designed for Clock Gen-  
eration and Support (CGS) applications operating from  
33 MHz to 80 MHz. The devices guarantee minimum output  
skew across the outputs of a given device.  
Y
Y
CGS74B version features National’s Advanced Bipolar  
FAST LSI process  
É
Skew parameters are also provided as a means to measure  
duty cycle requirements as those found in high speed clock-  
ing systems. The ’2529 is a minimum skew clock driver with  
two selectable inputs driving ten outputs.  
Y
Y
Y
2-to-10 low skew clock distribution  
500 ps pin-to-pin output skew (V package)  
Specification for transition skew to meet duty cycle  
requirements  
The SEL pin is used to determine which CLKn will have an  
e
0, the CLK0  
Y
active effect on the outputs of the circuit. When SEL  
e
1,  
20-center pin V  
CC  
minimize high speed switching noise  
and GND configuration or PLCC to  
the CLK1 input is selected and when SEL  
input is selected. The non-selected CLKn input will not have  
any effect on the logical output level of the circuit. The out-  
put pins act as a single entity and will follow the state of the  
CLK inputs.  
Y
Y
Y
Current sourcing 48 mA and current sinking of 64 mA  
Low dynamic power consumption above 20 MHz  
Guaranteed 4 kV ESD protection  
Logic Symbols  
Connection Diagrams  
Pin Assignment  
SOIC  
TL/F/11923–1  
Pin Descriptlon  
Pin  
Description  
Names  
CLK0, CLK1  
O0–O9  
SEL  
Clock Input  
Outputs  
TL/F/11923–3  
Pin Assignment  
for PLCC  
Clock Select  
TL/F/11923–2  
Inputs  
Outputs  
CLK0  
CLK1  
SEL  
O0–O9  
L
H
X
X
X
X
L
L
L
H
H
L
H
L
H
H
e
e
e
L
Low Logic Level  
High Logic Level  
Immaterial  
H
X
FASTÉ is a registered trademark of National Semiconductor Corporation.  
TL/F/11923–4  
C
1996 National Semiconductor Corporation  
TL/F/11923  
RRD-B30M106/Printed in U. S. A.  
http://www.national.com  
12345678

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型号 品牌 描述 获取价格 数据表
CGS64B2529WMX TI B SERIES, LOW SKEW CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20, 0.300 IN

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