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CDCVF310PWG4 PDF预览

CDCVF310PWG4

更新时间： 2024-11-20 20:04:07
品牌 Logo 应用领域
德州仪器 - TI 驱动光电二极管逻辑集成电路
页数 文件大小 规格书
16页 767K
描述
High Performance 1:10 Clock Buffer for General Purpose Applications 24-TSSOP -40 to 85

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CDCVF310PWG4 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：TSSOP包装说明：TSSOP, TSSOP24,.25
针数：24Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.44
系列：310输入调节：STANDARD
JESD-30 代码：R-PDSO-G24JESD-609代码：e4
长度：7.8 mm逻辑集成电路类型：LOW SKEW CLOCK DRIVER
最大I（ol）：0.012 A湿度敏感等级：1
功能数量：2反相输出次数：
端子数量：24实输出次数：5
最高工作温度：85 °C最低工作温度：-40 °C
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP24,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260电源：2.5/3.3 V
Prop。Delay @ Nom-Sup：4 ns传播延迟（tpd）：4 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.23 ns
座面最大高度：1.2 mm子类别：Clock Drivers
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：2.3 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：4.4 mm
最小 fmax：200 MHzBase Number Matches：1

CDCVF310PWG4 数据手册

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CDCVF310  
www.ti.com  
SCAS771B–AUGUST 2004–REVISED JANUARY 2008  
2.5-V TO 3.3-V HIGH-PERFORMANCE CLOCK BUFFER  
1
FEATURES  
PW PACKAGE  
(TOP VIEW)  
•
High-Performance 1:10 Clock Driver  
Pin-to-Pin Skew < 100 ps at VDD 3.3 V  
VDD Range = 2.3 V to 3.6 V  
•
•
•
•
•
•
1
24  
23  
22  
21  
20  
19  
18  
17  
16  
15  
14  
13  
GND  
VDD  
1Y0  
1Y1  
1Y2  
GND  
GND  
1Y3  
1Y4  
VDD  
1G  
CLK  
VDD  
VDD  
2Y0  
2Y1  
GND  
GND  
2Y2  
2Y3  
VDD  
VDD  
2G  
2
Input Clock Up To 200 MHz (See Figure 7)  
Operating Temperature Range –40°C to 85°C  
Output Enable Glitch Suppression  
3
4
5
6
Distributes One Clock Input to Two Banks of  
Five Outputs  
7
8
•
•
Packaged in 24-Pin TSSOP  
9
Pin-to-Pin Compatible to the CDCVF2310,  
Except the R = 22-Ω Series Damping  
Resistors at Yn  
10  
11  
12  
2Y4  
APPLICATIONS  
•
General-Purpose Applications  
DESCRIPTION  
The CDCVF310 is a high-performance, low-skew clock buffer that operates up to 200 MHz. Two banks of five  
outputs each provide low-skew copies of CLK. After power up, the default state of the outputs is low regardless  
of the state of the control pins. For normal operation, the outputs of bank 1Y[0:4] or 2Y[0:4] can be placed in a  
low state when the control pins (1G or 2G, respectively) are held low and a negative clock edge is detected on  
the CLK input. The outputs of bank 1Y[0:4] or 2Y[0:4] can be switched into the buffer mode when the control pins  
(1G and 2G) are held high and a negative clock edge is detected on the CLK input. The device operates in a  
2.5-V and 3.3-V environment. The built-in output enable glitch suppression ensures a synchronized output enable  
sequence to distribute full period clock signals.  
The CDCVF310 is characterized for operation from –40C to 85C.  
1
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
PRODUCTION DATA information is current as of publication date.  
Copyright © 2004–2008, Texas Instruments Incorporated  
Products conform to specifications per the terms of the Texas  
Instruments standard warranty. Production processing does not  
necessarily include testing of all parameters.  
1234567...16

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CDCVF310PWG4 替代型号

型号 品牌 替代类型 描述 数据表
CDCVF310PWR TI

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 2.5-V TO 3.3-V HIGH-PERFORMANCE CLOCK BUFFER
CDCVF310PW TI

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 2.5-V TO 3.3-V HIGH-PERFORMANCE CLOCK BUFFER
CDCVF310PWRG4 TI

完全替代

 2.5-V TO 3.3-V HIGH-PERFORMANCE CLOCK BUFFER

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型号 品牌 获取价格 描述 数据表
CDCVF310PWR TI

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 		2.5-V TO 3.3-V HIGH-PERFORMANCE CLOCK BUFFER
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