CDCLVD110AVFG4

更新时间： 2024-02-21 02:46:41

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德州仪器 - TI		时钟驱动器逻辑集成电路
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18页	853K
描述
PROGRAMMABLE LOW-VOLTAGE 1:10 LVDS CLOCK DRIVER

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CDCLVD110AVFG4 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	QFP	包装说明：	LQFP-32
针数：	32	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.3
Is Samacsys：	N	系列：	110
输入调节：	DIFFERENTIAL MUX	JESD-30 代码：	S-PQFP-G32
JESD-609代码：	e4	长度：	7 mm
逻辑集成电路类型：	LOW SKEW CLOCK DRIVER	湿度敏感等级：	1
功能数量：	1	反相输出次数：
端子数量：	32	实输出次数：	10
最高工作温度：	85 °C	最低工作温度：	-40 °C
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	LQFP	封装等效代码：	QFP32,.35SQ,32
封装形状：	SQUARE	封装形式：	FLATPACK, LOW PROFILE
峰值回流温度（摄氏度）：	260	电源：	2.5 V
Prop。Delay @ Nom-Sup：	3 ns	传播延迟（tpd）：	3 ns
认证状态：	Not Qualified	座面最大高度：	1.6 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	2.625 V
最小供电电压 (Vsup)：	2.375 V	标称供电电压 (Vsup)：	2.5 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子面层：	Nickel/Palladium/Gold (Ni/Pd/Au)	端子形式：	GULL WING
端子节距：	0.8 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	7 mm
最小 fmax：	100 MHz	Base Number Matches：	1

CDCLVD110AVFG4 数据手册

CDCLVD110A

www.ti.com

SCAS841C –FEBRUARY 2007–REVISED NOVEMBER 2009

PROGRAMMABLE LOW-VOLTAGE 1:10 LVDS CLOCK DRIVER

Check for Samples: CDCLVD110A

FEATURES

LQFP and QFN PACKAGE

(TOP VIEW)

•

Low-Output Skew <30 ps (Typical) for

Clock-Distribution Applications

•

Distributes One Differential Clock Input to

10 LVDS Differential Clock Outputs

•

V_CCrange 2.5 V ±5%

Typical Signaling Rate Capability of Up to

1.1 GHz

PowerPAD

(0)

•

Configurable Register (SI/CK) Individually

Enables Disables Outputs, Selectable CLK0,

CLK0 or CLK1, CLK1 Inputs

•

Full Rail-to-Rail Common-Mode Input Range

Receiver Input Threshold ±100 mV

Available in 32-Pin LQFP and QFN Package

Fail-Safe I/O-Pins for V_DD= 0 V (Power Down)

APPLICATIONS

•

General purpose Industrial, Communication

and Consumer Applications

DESCRIPTION

The CDCLVD110A clock driver distributes one pair of differential LVDS clock inputs (either CLK0 or CLK1) to 10

pairs of differential clock outputs (Q0–Q9) with minimum skew for clock distribution. The CDCLVD110A is

specifically designed to drive 50-Ω transmission lines.

When the control enable is high (EN = 1), the 10 differential outputs are programmable in that each output can

be individually enabled/disabled (3-stated) according to the first 10 bits loaded into the shift register. Once the

shift register is loaded, the last bit selects either CLK0 or CLK1 as the clock input. However, when EN = 0, the

outputs are not programmable and all outputs are enabled.

The CDCLVD110A has an improved startup circuit that minimizes enabling time in AC- and DC-coupled systems.

The CDCLVD110A is characterized for operation from –40°C to 85°C.

Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of Texas

Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.

PowerPAD is a trademark of Texas Instruments.

PRODUCTION DATA information is current as of publication date.

Products conform to specifications per the terms of the Texas

Instruments standard warranty. Production processing does not

necessarily include testing of all parameters.

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CDCLVD110AVFG4 替代型号

型号	品牌	替代类型	描述	数据表
CDCLVD110AVFRG4	TI	完全替代	PROGRAMMABLE LOW-VOLTAGE 1:10 LVDS CLOCK DRIVER
CDCLVD110AVFR	TI	完全替代	PROGRAMMABLE LOW-VOLTAGE 1:10 LVDS CLOCK DRIVER
CDCLVD110AVF	TI	类似代替	PROGRAMMABLE LOW-VOLTAGE 1:10 LVDS CLOCK DRIVER

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型号	品牌	获取价格	描述	数据表
CDCLVD110AVFR	TI	获取价格	PROGRAMMABLE LOW-VOLTAGE 1:10 LVDS CLOCK DRIVER
CDCLVD110AVFRG4	TI	获取价格	PROGRAMMABLE LOW-VOLTAGE 1:10 LVDS CLOCK DRIVER
CDCLVD1204	TI	获取价格	低抖动 2 路输入可选 1:4 通用至 LVDS 缓冲器
CDCLVD1204RGTR	TI	获取价格	2:4 Low Additive Jitter LVDS Buffer
CDCLVD1204RGTT	TI	获取价格	2:4 Low Additive Jitter LVDS Buffer
CDCLVD1208	TI	获取价格	2:8 Low Additive Jitter LVDS Buffer
CDCLVD1208RHDR	TI	获取价格	2:8 Low Additive Jitter LVDS Buffer
CDCLVD1208RHDT	TI	获取价格	2:8 Low Additive Jitter LVDS Buffer
CDCLVD1212	TI	获取价格	2:12 Low Additive Jitter LVDS Buffer
CDCLVD1212RHAR	TI	获取价格	2:12 Low Additive Jitter LVDS Buffer

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