5秒后页面跳转
捷配首页

Datasheet > 逻辑 > 总线驱动器/收发器> CD54HCT573F
CD54HCT573F PDF预览

CD54HCT573F

更新时间： 2024-11-26 05:18:03
品牌 Logo 应用领域
德州仪器 - TI 总线驱动器总线收发器锁存器逻辑集成电路
页数 文件大小 规格书
11页 345K
描述
OCTAL TRANSPARENT D-TYPE LATCHES

阅读下载

中文翻译

获取价格

CD54HCT573F 技术参数

生命周期：Active零件包装代码：DIP
包装说明：DIP, DIP20,.3针数：20
Reach Compliance Code：not_compliantHTS代码：8542.39.00.01
风险等级：5.18Is Samacsys：N
控制类型：ENABLE LOW/HIGH计数方向：UNIDIRECTIONAL
系列：HCTJESD-30 代码：R-GDIP-T20
长度：24.2 mm负载电容（CL）：50 pF
逻辑集成电路类型：BUS DRIVER最大I（ol）：0.006 A
位数：8功能数量：1
端口数量：2端子数量：20
最高工作温度：125 °C最低工作温度：-55 °C
输出特性：3-STATE输出极性：TRUE
封装主体材料：CERAMIC, GLASS-SEALED封装代码：DIP
封装等效代码：DIP20,.3封装形状：RECTANGULAR
封装形式：IN-LINE包装方法：TUBE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：5 V
最大电源电流（ICC）：0.08 mAProp。Delay @ Nom-Sup：53 ns
传播延迟（tpd）：53 ns认证状态：Not Qualified
座面最大高度：5.08 mm子类别：FF/Latches
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：CMOS温度等级：MILITARY
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
翻译：N/A宽度：7.62 mm
Base Number Matches：1

CD54HCT573F 数据手册

 浏览型号CD54HCT573F的Datasheet PDF文件第2页浏览型号CD54HCT573F的Datasheet PDF文件第3页浏览型号CD54HCT573F的Datasheet PDF文件第4页浏览型号CD54HCT573F的Datasheet PDF文件第5页浏览型号CD54HCT573F的Datasheet PDF文件第6页浏览型号CD54HCT573F的Datasheet PDF文件第7页 
ꢀ
ꢁ
ꢂ
ꢃ
ꢄ
ꢀ
ꢅ
ꢂ
ꢆ
ꢇ
ꢈ
ꢀ
ꢁ
ꢆ
ꢃ
ꢉ ꢀꢅꢊꢋ ꢅ ꢌꢊꢍꢎ ꢏꢊꢌꢐ ꢍꢅ ꢁꢑꢅ ꢒꢏ ꢐ ꢋꢊꢅꢀ ꢄ ꢐ  
ꢄ
ꢀ
ꢅ
ꢂ
ꢆ
ꢇ
ꢎ
ꢎ
ꢓ
ꢔ
ꢅ
ꢄ
ꢇ
ꢑ
ꢎ
ꢅ
ꢊ
ꢅ
ꢐ
ꢉ
ꢕ
ꢅ
ꢏ
ꢕ
ꢅ
SCLS455C − FEBRUARY 2001 − REVISED MAY 2004  
CD54HCT573 . . . F PACKAGE  
CD74HCT573 . . . DB, E, OR M PACKAGE  
(TOP VIEW)  
D
D
4.5-V to 5.5-V V  
Operation  
CC  
Wide Operating Temperature Range of  
−55°C to 125°C  
1
2
3
4
5
6
7
8
9
10  
20  
19  
18  
17  
16  
15  
14  
13  
12  
11  
OE  
1D  
2D  
3D  
4D  
5D  
6D  
7D  
8D  
V
CC  
D
D
D
D
Balanced Propagation Delays and  
Transition Times  
1Q  
2Q  
3Q  
4Q  
5Q  
6Q  
7Q  
8Q  
LE  
Standard Outputs Drive Up To 10 LS-TTL  
Loads  
Significant Power Reduction Compared to  
LS-TTL Logic ICs  
Inputs Are TTL-Voltage Compatible  
description/ordering information  
GND  
The ’HCT573 devices are octal transparent  
D-type latches. When the latch-enable (LE) input  
is high, the Q outputs follow the data (D) inputs.  
When LE is low, the Q outputs are latched at the  
logic levels of the D inputs.  
A buffered output-enable (OE) input can be used to place the eight outputs in either a normal logic state (high  
or low) or the high-impedance state. In the high-impedance state, the outputs neither load nor drive the bus lines  
significantly. The high-impedance state and increased drive provide the capability to drive bus lines without  
interface or pullup components.  
OE does not affect the internal operations of the latches. Old data can be retained or new data can be entered  
while the outputs are in the high-impedance state.  
To ensure the high-impedance state during power up or power down, OE should be tied to V  
resistor; the minimum value of the resistor is determined by the current-sinking capability of the driver.  
through a pullup  
CC  
ORDERING INFORMATION  
ORDERABLE  
PART NUMBER  
TOP-SIDE  
MARKING  
†
T
A
PACKAGE  
PDIP − E Tube  
CD74HCT573E  
CD74HCT573E  
HK573  
SSOP − DB Tape and reel  
Tube  
CD74HCT573DBR  
CD74HCT573M  
CD74HCT573M96  
CD54HCT573F3A  
−55°C to 125°C  
SOIC − M  
HCT573M  
Tape and reel  
CDIP − F  
Tube  
CD54HCT573F3A  
†
Package drawings, standard packing quantities, thermal data, symbolization, and PCB design  
guidelines are available at www.ti.com/sc/package.  
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
ꢏ
ꢏ
ꢌ
ꢉ
ꢥ
ꢁ
ꢠ
ꢜ
ꢕ
ꢀ
ꢞ
ꢅ
ꢟ
ꢩ
ꢔ
ꢙ
ꢉ
ꢗ
ꢚ
ꢍ
ꢘ
ꢁ
ꢊ
ꢅ
ꢊ
ꢖ
ꢗ
ꢡ
ꢠ
ꢘ
ꢙ
ꢟ
ꢟ
ꢚ
ꢛ
ꢜ
ꢜ
ꢗ
ꢝ
ꢝ
ꢖ
ꢖ
ꢢ
ꢙ
ꢙ
ꢚ
ꢗ
ꢗ
ꢙ
ꢖ
ꢞ
ꢞ
ꢢ
ꢞ
ꢟ
ꢠ
ꢚ
ꢚ
ꢡ
ꢡ
ꢗ
ꢝ
ꢜ
ꢛ
ꢞ
ꢞ
ꢞ
ꢗ
ꢙ
ꢘ
ꢢ
ꢠ
ꢣ
ꢞ
ꢞ
ꢤ
ꢖ
ꢟ
ꢜ
ꢞ
ꢝ
ꢖ
ꢝ
ꢪ
ꢙ
ꢚ
ꢗ
ꢠ
ꢥ
ꢜ
ꢗ
ꢥ
ꢝ
ꢝ
ꢡ
ꢞ
ꢡ
ꢦ
Copyright 2004, Texas Instruments Incorporated  
ꢉ ꢗ ꢢ ꢚ ꢙꢥ ꢠꢟ ꢝꢞ ꢟꢙ ꢛꢢ ꢤꢖ ꢜꢗ ꢝ ꢝꢙ ꢬꢔ ꢋꢑ ꢏꢌ ꢭ ꢑꢇꢮꢂ ꢇꢂꢈ ꢜꢤꢤ ꢢꢜ ꢚ ꢜ ꢛꢡ ꢝꢡꢚ ꢞ ꢜ ꢚ ꢡ ꢝꢡ ꢞꢝꢡ ꢥ  
ꢚ
ꢙ
ꢟ
ꢝ
ꢙ
ꢚ
ꢛ
ꢝ
ꢙ
ꢞ
ꢢ
ꢖ
ꢘ
ꢖ
ꢟ
ꢡ
ꢚ
ꢝ
ꢧ
ꢝ
ꢡ
ꢚ
ꢙ
ꢘ
ꢅ
ꢡ
ꢨ
ꢜ
ꢔ
ꢗ
ꢛ
ꢡ
ꢞ
ꢝ
ꢜ
ꢗ
ꢥ
ꢚ
ꢥ
ꢜ
ꢝ ꢡ ꢞ ꢝꢖ ꢗꢫ ꢙꢘ ꢜ ꢤꢤ ꢢꢜ ꢚ ꢜ ꢛ ꢡ ꢝ ꢡ ꢚ ꢞ ꢦ  
ꢚ
ꢜ
ꢗ
ꢝ
ꢪ
ꢦ
ꢏ
ꢚ
ꢙ
ꢥ
ꢝ
ꢖ
ꢙ
ꢟ
ꢡ
ꢞ
ꢖ
ꢗ
ꢫ
ꢥ
ꢙ
ꢡ
ꢙ
ꢝ
ꢗ
ꢡ
ꢟ
ꢡ
ꢞ
ꢜ
ꢚ
ꢖ
ꢤ
ꢖ
ꢗ
ꢟ
ꢤ
ꢠ
ꢠ ꢗꢤ ꢡꢞꢞ ꢙ ꢝꢧꢡ ꢚ ꢩꢖ ꢞꢡ ꢗ ꢙꢝꢡ ꢥꢦ ꢉ ꢗ ꢜꢤ ꢤ ꢙ ꢝꢧꢡ ꢚ ꢢꢚ ꢙ ꢥꢠꢟ ꢝꢞ ꢈ ꢢꢚ ꢙ ꢥꢠꢟ ꢝꢖꢙ ꢗ  
ꢝ
ꢢ
ꢚ
ꢙ
ꢟ
ꢡ
ꢞ
ꢞ
ꢖ
ꢗ
ꢫ
ꢥ
ꢙ
ꢡ
ꢞ
ꢗ
ꢙ
ꢝ
ꢗ
ꢡ
ꢟ
ꢡ
ꢞ
ꢞ
ꢜ
ꢚ
ꢖ
ꢤ
ꢪ
ꢖ
ꢗ
ꢟ
ꢤ
ꢠ
ꢥ
ꢡ
ꢝ
ꢡ
ꢞ
ꢖ
ꢗ
ꢫ
ꢙ
ꢘ
ꢜ
ꢤ
ꢤ
ꢢ
ꢜ
ꢚ
ꢜ
ꢛ
ꢡ
ꢝ
ꢡ
ꢚ
ꢞ
ꢦ
1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
1234567...11

中文翻译

下载PDF

CD54HCT573F 替代型号

型号 品牌 替代类型 描述 数据表
5962-8685601RA TI

完全替代

 OCTAL TRANSPARENT D-TYPE LATCHES
CD74HCT573E TI

完全替代

 High Speed CMOS Logic Octal Transparent Latch, Three-State Output

与CD54HCT573F相关器件

型号 品牌 获取价格 描述 数据表
CD54HCT573F/3 RENESAS

获取价格

 		HCT SERIES, 8-BIT DRIVER, TRUE OUTPUT, CDIP20
CD54HCT573F/3A RENESAS

获取价格

 		IC HCT SERIES, 8-BIT DRIVER, TRUE OUTPUT, CDIP20, Bus Driver/Transceiver
CD54HCT573F3A RENESAS

获取价格

 		HCT SERIES, 8-BIT DRIVER, TRUE OUTPUT, CDIP20
CD54HCT573F3A TI

获取价格

 		OCTAL TRANSPARENT D-TYPE LATCHES WITH 3 STATE OUTPUTS
CD54HCT573H RENESAS

获取价格

 		暂无描述
CD54HCT573M ETC

获取价格

 		Logic IC
CD54HCT574 TI

获取价格

 		High-Speed CMOS Logic Octal D-Type Flip-Flop, 3-State Positive-Edge Triggered
CD54HCT574E ETC

获取价格

 		Logic IC
CD54HCT574EN ETC

获取价格

 		Logic IC
CD54HCT574F TI

获取价格

 		High-Speed CMOS Logic Octal D-Type Flip-Flop, 3-State Positive-Edge Triggered

与CD54HCT573F相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证