CD4029BMJ

更新时间： 2024-11-11 22:54:19

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美国国家半导体 - NSC		计数器逻辑集成电路
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8页	166K
描述
Presettable Binary/Decade Up/Down Counter

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CD4029BMJ 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
包装说明：	DIP-16	Reach Compliance Code：	unknown
HTS代码：	8542.39.00.01	风险等级：	5.61
Is Samacsys：	N	其他特性：	BINARY/BCD COUNT OPTION; TCO OUTPUT; COUNT ENABLE INPUT
计数方向：	BIDIRECTIONAL	系列：	4000/14000/40000
JESD-30 代码：	R-GDIP-T16	JESD-609代码：	e0
长度：	19.43 mm	负载电容（CL）：	50 pF
负载/预设输入：	YES	逻辑集成电路类型：	BINARY COUNTER
最大频率@ Nom-Sup：	1500000 Hz	工作模式：	SYNCHRONOUS
位数：	4	功能数量：	1
端子数量：	16	最高工作温度：	125 °C
最低工作温度：	-55 °C	封装主体材料：	CERAMIC, GLASS-SEALED
封装代码：	DIP	封装等效代码：	DIP16,.3
封装形状：	RECTANGULAR	封装形式：	IN-LINE
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	3/15 V
传播延迟（tpd）：	400 ns	认证状态：	Not Qualified
座面最大高度：	5.08 mm	子类别：	Counters
最大供电电压 (Vsup)：	15 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	5 V	表面贴装：	NO
技术：	CMOS	温度等级：	MILITARY
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	THROUGH-HOLE
端子节距：	2.54 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	触发器类型：	POSITIVE EDGE
宽度：	7.62 mm	最小 fmax：	1.5 MHz
Base Number Matches：	1

CD4029BMJ 数据手册

February 1988

CD4029BM/CD4029BC Presettable

Binary/Decade Up/Down Counter

General Description

The CD4029BM/CD4029BC is

presettable up/down

count in the ‘‘up’’ mode or the minimum count in the ‘‘down’’

mode provided the carry input is at logical ‘‘0’’ state.

counter which counts in either binary or decade mode de-

pending on the voltage level applied at binary/decade input.

When binary/decade is at logical ‘‘1’’, the counter counts in

binary, otherwise it counts in decade. Similarly, the counter

counts up when the up/down input is at logical ‘‘1’’ and vice

versa.

All inputs are protected against static discharge by diode

clamps to both V

and V

Features

Wide supply voltage range

High noise immunity

Low power

3V to 15V

0.45 V (typ.)

A logical ‘‘1’’ preset enable signal allows information at the

‘‘jam’’ inputs to preset the counter to any state asynchro-

nously with the clock. The counter is advanced one count at

the positive-going edge of the clock if the carry in and pre-

set enable inputs are at logical ‘‘0’’. Advancement is inhibit-

ed when either or both of these two inputs is at logical ‘‘1’’.

The carry out signal is normally at logical ‘‘1’’ state and goes

to logical ‘‘0’’ state when the counter reaches its maximum

fan out of 2

driving 74L

or 1 driving 74LS

TTL compatibility

Parallel jam inputs

Binary or BCD decade up/down counting

Logic Diagram

TL/F/5960–1

1995 National Semiconductor Corporation

TL/F/5960

RRD-B30M105/Printed in U. S. A.

12 3 4 5 6 7 8

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与CD4029BMJ相关器件

型号	品牌	获取价格	描述	数据表
CD4029BMJ/883	ETC	获取价格	Synchronous Up/Down Counter
CD4029BMJ/883B	TI	获取价格	IC,COUNTER,UP/DOWN,4-BIT BIN/DECADE,CMOS,DIP,16PIN,CERAMIC
CD4029BMJ/883C	TI	获取价格	IC,COUNTER,UP/DOWN,4-BIT BIN/DECADE,CMOS,DIP,16PIN,CERAMIC
CD4029BMJ-MIL	TI	获取价格	IC,COUNTER,UP/DOWN,4-BIT BIN/DECADE,CMOS,DIP,16PIN,CERAMIC
CD4029BMN	NSC	获取价格	Presettable Binary/Decade Up/Down Counter
CD4029BMS	INTERSIL	获取价格	CMOS Presettable Up/Down Counter
CD4029BMS	RENESAS	获取价格	CMOS Presettable Up/Down Counter
CD4029BMT	TI	获取价格	CMOS Presettable Up/Down Counter 16-SOIC -55 to 125
CD4029BMTE4	TI	获取价格	CMOS Presettable Up/Down Counter 16-SOIC -55 to 125
CD4029BMTG4	TI	获取价格	4000/14000/40000 SERIES, SYN POSITIVE EDGE TRIGGERED 4-BIT BIDIRECTIONAL BINARY COUNTER, P

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