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CD4027BCN PDF预览

CD4027BCN

更新时间： 2024-11-27 12:26:35
品牌 Logo 应用领域
飞兆/仙童 - FAIRCHILD 触发器锁存器逻辑集成电路光电二极管
页数 文件大小 规格书
6页 68K
描述
Dual J-K Master/Slave Flip-Flop with Set and Reset

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CD4027BCN 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：DIP包装说明：DIP, DIP16,.3
针数：16Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.03
系列：4000/14000/40000JESD-30 代码：R-PDIP-T16
JESD-609代码：e3长度：19.305 mm
负载电容（CL）：50 pF逻辑集成电路类型：J-K FLIP-FLOP
最大频率@ Nom-Sup：2500000 Hz位数：2
功能数量：2端子数量：16
最高工作温度：125 °C最低工作温度：-55 °C
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：DIP封装等效代码：DIP16,.3
封装形状：RECTANGULAR封装形式：IN-LINE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：5/15 V
传播延迟（tpd）：400 ns认证状态：Not Qualified
座面最大高度：5.08 mm子类别：FF/Latches
最大供电电压 (Vsup)：15 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：CMOS温度等级：MILITARY
端子面层：Matte Tin (Sn)端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED触发器类型：POSITIVE EDGE
宽度：7.62 mm最小 fmax：7.6 MHz
Base Number Matches：1

CD4027BCN 数据手册

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October 1987  
Revised January 2004  
CD4027BC  
Dual J-K Master/Slave Flip-Flop with Set and Reset  
General Description  
Features  
The CD4027BC dual J-K flip-flops are monolithic comple-  
mentary MOS (CMOS) integrated circuits constructed with  
N- and P-channel enhancement mode transistors. Each  
flip-flop has independent J, K, set, reset, and clock inputs  
and buffered Q and Q outputs. These flip-flops are edge  
sensitive to the clock input and change state on the posi-  
tive-going transition of the clock pulses. Set or reset is  
independent of the clock and is accomplished by a high  
level on the respective input.  
ꢀ Wide supply voltage range: 3.0V to 15V  
ꢀ High noise immunity: 0.45 VDD (typ.)  
ꢀ Low power TTL compatibility: Fan out of 2 driving 74L  
or 1 driving 74LS  
ꢀ Low power: 50 nW (typ.)  
ꢀ Medium speed operation: 12 MHz (typ.) with 10V  
supply  
All inputs are protected against damage due to static dis-  
charge by diode clamps to VDD and VSS  
.
Ordering Code:  
Order Number Package Number  
Package Description  
CD4027BCM  
CD4027BCN  
M16A  
N16E  
16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150" Narrow  
16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300" Wide  
Connection Diagram  
Truth Table  
Inputs tn−1  
(Note 1)  
Outputs tn  
(Note 2)  
CLꢀ  
J
K
S
R
Q
Q
Q
(Note 3)  
I
X
O
X
I
O
O
O
O
O
I
O
O
O
O
O
O
I
O
I
I
O
X
O
X
X
X
X
X
I
O
O
I
O
O
I
I
X
X
X
X
X
X
X
X
(No Change)  
X
X
X
I
O
I
O
I
O
I
I
I
I = HIGH Level  
O = LOW Level  
X = Don’t Care  
= LOW-to-HIGH  
= HIGH-to-LOW  
Top View  
Note 1: tn−1 refers to the time interval prior to the positive clock pulse  
transition  
Note 2: tn refers to the time intervals after the positive clock pulse  
transition  
Note 3: Level Change  
© 2004 Fairchild Semiconductor Corporation  
DS005958  
www.fairchildsemi.com  
123456

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CD4027BCN 替代型号

型号 品牌 替代类型 描述 数据表
CD4027BEE4 TI

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型号 品牌 获取价格 描述 数据表
CD4027BCN/A+ TI

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 		IC,FLIP-FLOP,DUAL,J/K TYPE,CMOS,DIP,16PIN,PLASTIC
CD4027BCN/B+ TI

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 		IC,FLIP-FLOP,DUAL,J/K TYPE,CMOS,DIP,16PIN,PLASTIC
CD4027BD ROCHESTER

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 		J-K Flip-Flop, 4000/14000/40000 Series, 2-Func, Positive Edge Triggered, 2-Bit, Complement
CD4027BD RENESAS

获取价格

 		IC,FLIP-FLOP,DUAL,J/K TYPE,CMOS,DIP,16PIN,CERAMIC
CD4027BD3 RENESAS

获取价格

 		IC,FLIP-FLOP,DUAL,J/K TYPE,CMOS,DIP,16PIN,CERAMIC
CD4027BD3 ROCHESTER

获取价格

 		J-K Flip-Flop, 4000/14000/40000 Series, 2-Func, Positive Edge Triggered, 2-Bit, Complement
CD4027BDMSH RENESAS

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 		IC,FLIP-FLOP,DUAL,J/K TYPE,CMOS, RAD HARD,DIP,16PIN,CERAMIC
CD4027BDMSR RENESAS

获取价格

 		4000/14000/40000 SERIES, DUAL POSITIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT,
CD4027BE TI

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 		CMOS DUAL J-K MASTER-SLAVER FLIP-FLOP
CD4027BE98 RENESAS

获取价格

 		CD4027BE98

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