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CD4027BCM PDF预览

CD4027BCM

更新时间： 2024-11-04 12:26:35
品牌 Logo 应用领域
飞兆/仙童 - FAIRCHILD 触发器锁存器逻辑集成电路光电二极管
页数 文件大小 规格书
6页 68K
描述
Dual J-K Master/Slave Flip-Flop with Set and Reset

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CD4027BCM 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：SOIC包装说明：0.150 INCH, MS-012, SOIC-16
针数：16Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5
Is Samacsys：N系列：4000/14000/40000
JESD-30 代码：R-PDSO-G16JESD-609代码：e3
长度：9.9 mm负载电容（CL）：50 pF
逻辑集成电路类型：J-K FLIP-FLOP最大频率@ Nom-Sup：2500000 Hz
位数：2功能数量：2
端子数量：16最高工作温度：125 °C
最低工作温度：-55 °C输出极性：COMPLEMENTARY
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP16,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：NOT SPECIFIED
电源：5/15 V传播延迟（tpd）：400 ns
认证状态：Not Qualified座面最大高度：1.75 mm
子类别：FF/Latches最大供电电压 (Vsup)：15 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：MILITARY端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：POSITIVE EDGE宽度：3.9 mm
最小 fmax：7.6 MHzBase Number Matches：1

CD4027BCM 数据手册

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October 1987  
Revised January 2004  
CD4027BC  
Dual J-K Master/Slave Flip-Flop with Set and Reset  
General Description  
Features  
The CD4027BC dual J-K flip-flops are monolithic comple-  
mentary MOS (CMOS) integrated circuits constructed with  
N- and P-channel enhancement mode transistors. Each  
flip-flop has independent J, K, set, reset, and clock inputs  
and buffered Q and Q outputs. These flip-flops are edge  
sensitive to the clock input and change state on the posi-  
tive-going transition of the clock pulses. Set or reset is  
independent of the clock and is accomplished by a high  
level on the respective input.  
ꢀ Wide supply voltage range: 3.0V to 15V  
ꢀ High noise immunity: 0.45 VDD (typ.)  
ꢀ Low power TTL compatibility: Fan out of 2 driving 74L  
or 1 driving 74LS  
ꢀ Low power: 50 nW (typ.)  
ꢀ Medium speed operation: 12 MHz (typ.) with 10V  
supply  
All inputs are protected against damage due to static dis-  
charge by diode clamps to VDD and VSS  
.
Ordering Code:  
Order Number Package Number  
Package Description  
CD4027BCM  
CD4027BCN  
M16A  
N16E  
16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150" Narrow  
16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300" Wide  
Connection Diagram  
Truth Table  
Inputs tn−1  
(Note 1)  
Outputs tn  
(Note 2)  
CLꢀ  
J
K
S
R
Q
Q
Q
(Note 3)  
I
X
O
X
I
O
O
O
O
O
I
O
O
O
O
O
O
I
O
I
I
O
X
O
X
X
X
X
X
I
O
O
I
O
O
I
I
X
X
X
X
X
X
X
X
(No Change)  
X
X
X
I
O
I
O
I
O
I
I
I
I = HIGH Level  
O = LOW Level  
X = Don’t Care  
= LOW-to-HIGH  
= HIGH-to-LOW  
Top View  
Note 1: tn−1 refers to the time interval prior to the positive clock pulse  
transition  
Note 2: tn refers to the time intervals after the positive clock pulse  
transition  
Note 3: Level Change  
© 2004 Fairchild Semiconductor Corporation  
DS005958  
www.fairchildsemi.com  
123456

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与CD4027BCM相关器件

型号 品牌 获取价格 描述 数据表
CD4027BCM/A+ TI

获取价格

 		IC,FLIP-FLOP,DUAL,J/K TYPE,CMOS,SOP,16PIN,PLASTIC
CD4027BCMX ETC

获取价格

 		FLIP-FLOP|DUAL|J/K TYPE|CMOS|SOP|16PIN|PLASTIC
CD4027BCN FAIRCHILD

获取价格

 		Dual J-K Master/Slave Flip-Flop with Set and Reset
CD4027BCN TI

获取价格

 		4000/14000/40000 SERIES, DUAL POSITIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT,
CD4027BCN/A+ TI

获取价格

 		IC,FLIP-FLOP,DUAL,J/K TYPE,CMOS,DIP,16PIN,PLASTIC
CD4027BCN/B+ TI

获取价格

 		IC,FLIP-FLOP,DUAL,J/K TYPE,CMOS,DIP,16PIN,PLASTIC
CD4027BD ROCHESTER

获取价格

 		J-K Flip-Flop, 4000/14000/40000 Series, 2-Func, Positive Edge Triggered, 2-Bit, Complement
CD4027BD RENESAS

获取价格

 		IC,FLIP-FLOP,DUAL,J/K TYPE,CMOS,DIP,16PIN,CERAMIC
CD4027BD3 RENESAS

获取价格

 		IC,FLIP-FLOP,DUAL,J/K TYPE,CMOS,DIP,16PIN,CERAMIC
CD4027BD3 ROCHESTER

获取价格

 		J-K Flip-Flop, 4000/14000/40000 Series, 2-Func, Positive Edge Triggered, 2-Bit, Complement

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