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AZ10E142FN

更新时间： 2024-09-20 04:33:23
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AZM 移位寄存器
页数 文件大小 规格书
5页 75K
描述
ECL/PECL 9-bit Shift Register

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AZ10E142FN 技术参数

是否Rohs认证： 不符合生命周期：Contact Manufacturer
包装说明：QCCJ, LDCC28,.5SQReach Compliance Code：compliant
风险等级：5.85JESD-30 代码：S-PQCC-J28
JESD-609代码：e0最大频率@ Nom-Sup：700000000 Hz
位数：9功能数量：1
端子数量：28最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装等效代码：LDCC28,.5SQ
封装形状：SQUARE封装形式：CHIP CARRIER
电源：-5.2 V认证状态：Not Qualified
子类别：Shift Registers表面贴装：YES
技术：ECL10K温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
Base Number Matches：1

AZ10E142FN 数据手册

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ARIZONA MICROTEK, INC.  
AZ10E142  
AZ100E142  
ECL/PECL 9-bit Shift Register  
FEATURES  
PACKAGE AVAILABILITY  
•
•
•
•
•
•
•
700 MHz Minimum Shift Frequency  
9-Bit for Byte-Parity Application  
Asynchronous Master Reset  
Dual Clocks  
Operating Range of 4.2V to 5.46V  
75kΩ Internal Input Pulldown Resistors  
Direct Replacement for ON Semi  
MC10E142 & MC100E142  
PACKAGE  
PART NUMBER  
MARKING  
NOTES  
AZM10E142  
<Date Code>  
AZM100E142  
<Date Code>  
PLCC 28  
AZ10E142FN  
1,2  
PLCC 28  
AZ100E142FN  
1,2  
1
2
Add R2 at end of part number for 13 inch (2.5K parts) Tape & Reel.  
Date code format: “YY” for year followed by “WW” for week.  
DESCRIPTION  
The AZ10/100E142 is a 9-bit shift register, designed with byte-parity applications in mind. The E142 performs  
serial/parallel in and serial/parallel out, shifting in one direction. The nine inputs D0-D8 accept parallel input data,  
while S-IN accepts serial input data. The Qn outputs do not need to be terminated for the shift operation to function.  
To minimize noise and power, any Q output not used should be left unterminated.  
The SEL (Select) input pin is used to switch between the two modes of operation – SHIFT and LOAD. The shift  
direction is from bit 0 to bit 8. Input data is accepted by the registers a set-up time before the positive going edge of  
CLK1 or CLK2; shifting is also accomplished on the positive clock edge. A HIGH on the Master Reset pin (MR)  
asynchronously resets all the registers to zero.  
NOTE: Specifications in ECL/PECL tables are valid when thermal equilibrium is established.  
VCCO  
SEL  
25  
D8  
24  
D7  
23  
D6  
22  
D5  
21  
Q8  
19  
20  
MR  
Q7  
Q6  
26  
27  
18  
17  
CLK1  
CLK2  
28  
1
16  
15  
VCC  
Q5  
VEE  
Pinout: 28-lead  
PLCC (top view)  
14  
VCCO  
S-IN  
2
D0  
D1  
3
13  
12  
Q4  
Q3  
4
5
6
7
8
9
10  
11  
D2  
D3  
D4  
Q0  
Q1  
Q2  
VCCO  
1630 S. STAPLEY DR., SUITE 127 • MESA, ARIZONA 85204 • USA • (480) 962-5881 • FAX (480) 890-2541  
www.azmicrotek.com  
12345

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