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AS7C33256PFD18A-200TQI

更新时间： 2024-11-05 03:25:23
品牌 Logo 应用领域
ALSC 静态存储器
页数 文件大小 规格书
11页 287K
描述
Standard SRAM, 256KX18, 8.5ns, CMOS, PQFP100, 14 X 20 MM, TQFP-100

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AS7C33256PFD18A-200TQI 数据手册

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AS7C33256PFD16A  
AS7C33256PFD18A  
March 2002  
®
3.3V 256K × 16/18 pipeline burst synchronous SRAM  
Features  
• Byte write enables  
• Multiple chip enables for easy expansion  
• 3.3V core power supply  
• Organization: 262,144 words × 16 or 18 bits  
• Fast clock speeds to 200 MHz in LVTTL/LVCMOS  
• Fast clock to data access: 3.0/3.1/3.5/4.0/5.0 ns  
• Fast OE access time: 3.0/3.1/3.5/4.0/5.0 ns  
• Fully synchronous register-to-register operation  
• “Flow-through” mode  
• Dual-cycle deselect  
- Single-cycle deselect also available (AS7C33256PFS16A/  
AS7C33256PFS18A)  
• 2.5V or 3.3V I/O operation with separate V  
DDQ  
• 30 mW typical standby power in power down mode  
• NTD™<Superscript>1 pipeline architecture avail-  
able  
• (AS7C33256NTD16A/AS7C33256NTD18A)  
1
®
1. Pentium is a registered trademark of Intel Corporation. NTD™ is a  
• Pentium® compatible architecture and timing  
• Asynchronous output enable control  
• Economical 100-pin TQFP package  
trademark of Alliance Semiconductor Corporation. All trademarks men-  
tioned in this document are the property of their respective owners.  
Pin arrangement  
Logic block diagram  
LBO  
CLK  
ADV  
CLK  
CS  
Burst logic  
18 16  
256K × 16/18  
Memory  
ADSC  
ADSP  
A17  
NC  
NC  
V
SSQ  
NC  
DQpa/NC  
DQa  
DQa  
NC  
NC  
NC  
1
80  
79  
78  
77  
76  
75  
74  
73  
72  
71  
70  
69  
68  
67  
66  
65  
64  
63  
62  
61  
60  
59  
58  
57  
56  
55  
54  
53  
52  
51  
CLR  
2
3
18  
18  
AddresQs  
register  
D
array  
A[17:0]  
V
4
DDQ  
DDQ  
V
V
5
CS  
SSQ  
NC  
6
CLK  
NC  
7
DQb  
DQb  
8
16/18  
16/18  
9
V
V
V
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
28  
29  
30  
SSQ  
DDQ  
SSQ  
V
GWE  
BW  
D
Q
DDQ  
DQb  
DQb  
FT  
DQb  
DQa  
DQa  
VSS  
NC  
b
Byte Write  
registers  
TQFP 14 × 20mm  
BWE  
CLK  
V
DD  
D
Q
V
ZZ  
NC  
DD  
DQa  
V
DQb  
DQb  
2
SS  
BW  
Byte Write  
registers  
a
DQa  
DQa  
CLK  
V
V
V
DDQ  
SSQ  
DDQ  
CE0  
CE1  
CE2  
OE  
V
SSQ  
D EnableQ  
register  
Input  
DQa  
DQa  
NC  
DQb  
Output  
registers  
DQb  
DQpb/NC  
NC  
registers  
CE  
CLK  
CLK  
CLK  
NC  
V
V
V
SSQ  
DDQ  
SSQ  
D EnableQ  
delay  
V
DDQ  
Power  
down  
NC  
NC  
NC  
NC  
NC  
NC  
ZZ  
register  
CLK  
OE  
16/18  
DQ [a,b]  
FT  
Note: pins 24, 74 are NC for ×16.  
Selection guide  
–200  
5
–183  
5.4  
–166  
6
–133  
7.5  
133  
4
–100  
10  
Units  
Minimum cycle time  
ns  
MHz  
ns  
Maximum pipelined clock frequency  
Maximum pipelined clock access time  
Maximum operating current  
200  
3
183  
3.1  
166  
3.5  
475  
130  
30  
100  
5
570  
160  
30  
540  
140  
30  
425  
100  
30  
325  
90  
mA  
mA  
mA  
Maximum standby current  
Maximum CMOS standby current (DC)  
30  
3/8/02; v.1.6  
Alliance Semiconductor  
P. 1 of 11  
Copyright © Alliance Semiconductor. All rights reserved.  
1234567...11

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