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AS7C33256NTD18A-100TQC PDF预览

AS7C33256NTD18A-100TQC

更新时间： 2024-11-03 21:22:43
品牌 Logo 应用领域
ALSC 时钟静态存储器内存集成电路
页数 文件大小 规格书
10页 239K
描述
ZBT SRAM, 256KX18, 12ns, CMOS, PQFP100, 14 X 20 MM, TQFP-100

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AS7C33256NTD18A-100TQC 数据手册

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March 2002  
AS7C33256NTD16A  
AS7C33256NTD18A  
®
TM  
ꢀꢁꢀꢂꢃꢄꢅꢆꢇ&ꢈꢆꢉꢈꢊꢃꢋꢌꢍꢎꢃꢏꢐꢑꢒꢃꢓꢔꢕ  
Features  
• Economical 100-pin TQFP package  
• Byte write enables  
• Organization: 262,144 words × 16 or 18 bits  
• NTD architecture for efficient bus operation  
™1  
• Clock enable for operation hold  
• Multiple chip enables for easy expansion  
• 3.3V core power supply  
• 2.5V or 3.3V I/O operation with separate V  
• 30 mW typical standby power  
• Self-timed write cycles  
• Fast clock speeds to 200 MHz in LVTTL/LVCMOS  
• Fast clock to data access: 3.0/3.1/3.5/4.0/5.0 ns  
• Fast OE access time: 3.0/3.1/3.5/4.0/5.0 ns  
• Fully synchronous operation  
• “Flow-through” or “pipelined” mode  
• Asynchronous output enable control  
DDQ  
• Interleaved or linear burst modes  
• Snooze mode for standby operation  
™
1 NTD is a trademark of Alliance Semiconductor Corporation.  
Pin arrangement for TQFP (top view)  
Logic block diagram  
18  
18  
Q
D
A[17:0]  
Address  
register  
Burst logic  
CLK  
A17  
NC  
NC  
D
Q
1
80  
79  
78  
77  
76  
75  
74  
73  
72  
71  
70  
69  
68  
67  
66  
65  
64  
63  
62  
61  
60  
59  
58  
57  
56  
55  
54  
53  
52  
51  
NC  
NC  
CE0  
CE1  
CE2  
2
Write delay  
3
NC  
addr. registers  
18  
V
V
4
DDQ  
DDQ  
SSQ  
CLK  
V
V
5
SSQ  
NC  
NC  
R/  
W
6
NC  
7
BWa  
DQPa, NC  
DQa  
CLK  
Control  
logic  
8
DQb  
DQb  
BWb  
ADV / LD  
FT  
9
DQa  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
28  
29  
30  
V
V
V
DQa  
DQa  
SSQ  
SSQ  
DDQ  
256K x 16/18  
V
DDQ  
DQb  
DQB  
FT  
SRAM  
Array  
TQFP 14x20mm  
LBO  
ZZ  
CLK  
V
SS  
V
NC  
DD  
V
NC  
16/18  
16/18  
DD  
DQ [a:b]  
Q
D
Data  
Input  
Register  
V
DQb  
DQb  
ZZ  
SS  
DQa  
DQa  
V
16/18 16/18  
CLK  
V
DDQ  
DDQ  
SSQ  
V
V
SSQ  
DQb  
DQb  
DQa  
DQa  
NC  
16/18  
DQPb,  
NC  
NC  
NC  
CLK  
CEN  
V
CLK  
SSQ  
DDQ  
NC  
V
V
SSQ  
DDQ  
V
Output  
Register  
NC  
NC  
NC  
OE  
NC  
NC  
16/18  
OE  
DQ [a:b]  
Note: Pins 24, 74 are NC for ×16  
Selection Guide  
-200  
5.0  
-183  
5.4  
-166  
6
-133  
7.5  
133  
4
-100  
10  
Units  
ns  
Minimum cycle time  
166  
3.5  
475  
130  
30  
100  
5
Maximum pipelined clock frequency  
Maximum pipelined clock access time  
Maximum operating current  
200  
3.0  
183  
3.1  
MHz  
ns  
425  
100  
30  
325  
90  
570  
160  
30  
540  
140  
30  
mA  
mA  
mA  
Maximum standby current  
30  
Maximum CMOS standby current (DC)  
3/8/02; v.1.6  
Alliance Semiconductor  
P. 1 of 10  
Copyright © Alliance Semiconductor. All rights reserved.  
1234567...10

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