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AS7C331MPFD18A-133BIN

更新时间： 2024-11-19 20:49:15

品牌	Logo	应用领域
ALSC		时钟 ISM频段静态存储器内存集成电路
页数	文件大小	规格书
24页	571K
描述
Standard SRAM, 1MX18, 3.8ns, CMOS, PBGA165, LEAD FREE, BGA-165

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April 2004

AS7C331MPFD18A

3.3V 1M x 18 pipelined burst synchronous SRAM

Features

• Organization: 1,048,576 x18 bits

• Multiple chip enables for easy expansion

• 3.3 V core power supply

• 2.5 V or 3.3V I/O operation with separate V_DDQ

• Linear or interleaved burst control

• Fast clock speeds to 166MHz in LVTTL/LVCMOS

• Fast clock to data access: 3.4/3.8 ns

• Fast OE access time: 3.4/3.8 ns

• Fully synchronous register-to-register operation

• Dual-cycle deselect

• Snooze mode for reduced power-standby

• Boundary scan using IEEE 1149.1 JTAG function

• NTD™¹pipelined architecture available (AS7C331MNTD18A,

AS7C33512NTD32A/ AS7C33512NTD36A)

• Single-cycle deselect also available (AS7C331MPFS18A,

AS7C33512PFS32A/ AS7C33512PFS36A)

• Asynchronous output enable control

• Available 100-pin TQFP and 165-ball BGA packages

• Byte write enables

1 NTD™ is a trademark of Alliance Semiconductor Corporation. All trademarks

mentioned in this document are the property of their respective owners

Logic block diagram

LBO

CLK

CLR

ADV

ADSC

ADSP

Burst logic

20 18

Address

^CSregister

1M x 18

Memory

array

A[19:0]

CLK

GWE

BW_b

Byt^De^QW^brite

registers

BWE

BW_a

CLK

Byt^De^QW^arite

registers

CLK

CE0

CE1

CE2

^DEnable

Input

Output

registers

CLK

^DEnable

Power

down

delay

CLK

DQ[a,b]

Selection guide

-166

-133

7.5

133

3.8

270

Units

Minimum cycle time

Maximum clock frequency

166

3.4

290

MHz

Maximum clock access time

Maximum operating current

Maximum standby current

Maximum CMOS standby current (DC)

4/12/04, v 1.0

Alliance Semiconductor

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