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AS7C33128PFS32A-100TQC PDF预览

AS7C33128PFS32A-100TQC

更新时间： 2024-11-19 22:40:59
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ALSC 静态存储器
页数 文件大小 规格书
13页 338K
描述
3.3V 128K X 32/36 pipeline burst synchronous SRAM

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AS7C33128PFS32A-100TQC 数据手册

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March 2002  
AS7C33128PFS32A  
AS7C33128PFS36A  
®
3.3V 128K X 32/36 pipeline burst synchronous SRAM  
Features  
• Organization: 131,072 words × 32 or 36 bits  
• Fast clock speeds to 200 MHz in LVTTL/LVCMOS  
• Fast clock to data access: 3.0/3.1/3.5/4.0/5.0 ns  
• Fast OE access time: 3.0/3.1/3.5/4.0/5.0 ns  
• Fully synchronous register-to-register operation  
• Single register “Flow-through” mode  
• Single-cycle deselect  
• Economical 100-pin TQFP package  
• Byte write enables  
• Multiple chip enables for easy expansion  
• 3.3 core power supply  
• 2.5V or 3.3V I/O operation with separate VDDQ  
• 30 mW typical standby power in power down mode  
• NTD™1 pipeline architecture available  
(AS7C33128NTD32A/ AS7C33128NTD36A)  
• Dual-cycle deselect also available (AS7C33128PFD32A/  
AS7C33128PFD36A)  
• Pentium®1 compatible architecture and timing  
• Asynchronous output enable control  
1 Pentium is a registered trademark of Intel Corporation. NTD™ is a  
®
trademark of Alliance Semiconductor Corporation. All trademarks  
mentioned in this document are the property of their respective owners.  
Pin arrangement  
Logic block diagram  
LBO  
CLK  
ADV  
ADSC  
ADSP  
CLK  
CE  
Burst logic  
CLR  
128K × 32/36  
Memory  
DQP /NC  
b
DQP /NC  
c
1
80  
79  
78  
77  
76  
75  
74  
73  
72  
71  
70  
69  
68  
67  
66  
65  
64  
63  
62  
61  
60  
59  
58  
57  
56  
55  
54  
53  
52  
51  
17  
15  
17  
17  
array  
DQ  
b
DQ  
c
2
D
CE  
CLK  
Q
A[16:0]  
DQ  
DQ  
3
Address  
register  
b
c
V
V
4
DDQ  
DDQ  
SSQ  
c
V
V
5
SSQ  
DQ  
DQ  
6
b
36/32  
36/32  
DQ  
b
DQ  
c
7
GWE  
BWE  
D
Q
Q
Q
Q
DQ  
d
Byte write  
DQ  
b
DQ  
c
8
DQ  
BW  
DQ  
9
b
d
c
SSQ  
registers  
CLK  
V
V
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
28  
29  
30  
SSQ  
V
V
DDQ  
DDQ  
DQ  
DQ  
b
c
D
DQ  
c
DQ  
b
DQ  
c
BW  
BW  
c
Byte write  
V
FT  
SS  
NC  
registers  
V
DD  
CLK  
D
TQFP 14 × 20 mm  
VDD  
ZZ  
NC  
V
SS  
DQ  
b
DQ  
DQ  
DQ  
d
a
d
b
Byte write  
DQ  
a
registers  
V
V
DDQ  
DDQ  
CLK  
V
V
SSQ  
SSQ  
d
D
DQ  
DQ  
a
DQ  
a
4
DQ  
a
DQ  
d
BW  
a
Byte write  
DQ  
a
DQ  
d
registers  
DQ  
DQ  
CLK  
D
a
d
SSQ  
V
V
SSQ  
CE0  
CE1  
CE2  
V
V
DDQ  
DDQ  
OE  
Output  
registers  
CLK  
Q
Q
DQ  
DQ  
a
d
Input  
registers  
CLK  
Enable  
register  
DQ  
a
DQ  
d
DQP /NC  
d
CE  
CLK  
DQP /NC  
a
D
Enable  
delay  
Power  
down  
ZZ  
register  
CLK  
Note: Pins 1,30,51,80 are NC for ×32  
36/32  
OE  
FT  
DQ [a:d]  
Selection guide  
–200  
5
–183  
5.4  
–166  
6
–133  
7.5  
133  
4
–100  
10  
Units  
ns  
Minimum cycle time  
Maximum clock frequency  
200  
3
183  
3.1  
166  
3.5  
475  
130  
30  
100  
5
MHz  
ns  
Maximum pipelined clock access time  
Maximum operating current  
570  
160  
30  
540  
140  
30  
425  
100  
30  
325  
90  
mA  
mA  
mA  
Maximum standby current  
Maximum CMOS standby current (DC)  
30  
3/4/02; v.1.4  
Alliance Semiconductor  
P. 1 of 13  
Copyright © Alliance Semiconductor. All rights reserved.  
1234567...13

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