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AS7C33128PFD36A-183TQC PDF预览

AS7C33128PFD36A-183TQC

更新时间： 2024-11-21 15:27:59
品牌 Logo 应用领域
ALSC 时钟静态存储器内存集成电路
页数 文件大小 规格书
11页 316K
描述
Standard SRAM, 128KX36, 9ns, CMOS, PQFP100, 14 X 20 MM, TQFP-100

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AS7C33128PFD36A-183TQC 数据手册

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March 2002  
AS7C33128PFD32A  
AS7C33128PFD36A  
®
3.3V 128K × 32/36 pipeline burst synchronous SRAM  
Features  
• Organization: 131,072 words × 32 or 36 bits  
• Fast clock speeds to 200 MHz in LVTTL/LVCMOS  
• Fast clock to data access: 3.0/3.1/3.5/4.0/5.0 ns  
• Fast OE access time: 3.0/3.1/3.5/4.0/5.0 ns  
• Fully synchronous register-to-register operation  
• Single register “Flow-through” mode  
• Dual-cycle deselect  
• Economical 100-pin TQFP package  
• Byte write enables  
• Multiple chip enables for easy expansion  
• 3.3 core power supply  
• 2.5V or 3.3V I/O operation with separate VDDQ  
• 30 mW typical standby power in power down mode  
• NTD™1 pipeline architecture available  
(AS7C33128KNTD32A/ AS7C33128NTD36A)  
• Single-cycle deselect also available (AS7C33128PFS32A/  
AS7C33128PFS36A)  
• Pentium®1 compatible architecture and timing  
• Asynchronous output enable control  
®
1 Pentium is a registered trademark of Intel Corporation. NTD™ is a  
trademark of Alliance Semiconductor Corporation. All trademarks  
mentioned in this document are the property of their respective owners.  
Logic block diagram  
Pin arrangement  
LBO  
CLK  
ADV  
ADSC  
ADSP  
CLK  
CE  
Burst logic  
CLR  
128K × 32/36  
Memory  
DQP /NC  
b
DQP /NC  
c
1
80  
79  
78  
77  
76  
75  
74  
73  
72  
71  
70  
69  
68  
67  
66  
65  
64  
63  
62  
61  
60  
59  
58  
57  
56  
55  
54  
53  
52  
51  
17  
15  
17  
17  
array  
D
CE  
CLK  
Q
DQ  
b
DQ  
c
2
A[16:0]  
Address  
register  
DQ  
DQ  
3
b
c
V
V
4
DDQ  
SSQ  
DDQ  
SSQ  
c
V
V
5
DQ  
DQ  
6
b
36/32  
36/32  
GWE  
BWE  
DQ  
b
DQ  
c
7
D
Q
Q
Q
Q
DQ  
d
Byte write  
DQ  
b
DQ  
c
8
BW  
d
DQ  
DQ  
9
b
c
SSQ  
registers  
CLK  
V
V
V
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
28  
29  
30  
SSQ  
DDQ  
V
DQ  
DQ  
c
DDQ  
DQ  
D
b
c
DQ  
c
DQ  
b
BW  
c
Byte write  
V
FT  
registers  
SS  
NC  
VDD  
ZZ  
V
CLK  
D
DD  
TQFP 14 × 20 mm  
NC  
V
DQ  
SS  
b
BW  
DQ  
DQ  
b
Byte write  
a
d
registers  
DQ  
a
DQ  
d
CLK  
V
V
DDQ  
SSQ  
a
DDQ  
V
V
SSQ  
d
D
DQ  
DQ  
DQ  
a
4
BW  
a
DQ  
a
DQ  
d
Byte write  
registers  
DQ  
a
DQ  
d
CLK  
D
DQ  
DQ  
a
SSQ  
DDQ  
a
d
SSQ  
V
V
V
CE0  
CE1  
CE2  
OE  
Output  
registers  
CLK  
Q
Q
V
DDQ  
Input  
registers  
DQ  
DQ  
DQ  
a
Enable  
register  
d
DQ  
d
DQP /NC  
d
CE  
CLK  
DQP /NC  
a
CLK  
D
Enable  
delay  
Power  
down  
ZZ  
register  
CLK  
Note: Pins 1,30,51,80 are NC for ×32  
36/32  
DQ [a:d]  
OE  
FT  
Selection guide  
–200  
5
–183  
5.4  
–166  
6
–133  
7.5  
133  
4
–100  
10  
Units  
Minimum cycle time  
ns  
MHz  
ns  
Maximum clock frequency  
200  
3
183  
3.1  
166  
3.5  
475  
130  
30  
100  
5
Maximum pipelined clock access time  
Maximum operating current  
570  
160  
30  
540  
140  
30  
425  
100  
30  
325  
90  
mA  
mA  
mA  
Maximum standby current  
Maximum CMOS standby current (DC)  
30  
3/4/02; v.1.5  
Alliance Semiconductor  
P. 1 of 11  
Copyright © Alliance Semiconductor. All rights reserved.  
 
1234567...11

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