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AS7C33128PFD36A-133TQC PDF预览

AS7C33128PFD36A-133TQC

更新时间： 2024-11-02 08:35:27
品牌 Logo 应用领域
ALSC 存储内存集成电路静态存储器时钟
页数 文件大小 规格书
11页 223K
描述
3.3V 128K X 32/36 pipeline burst synchronous SRAM

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AS7C33128PFD36A-133TQC 数据手册

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March 2001  
AS7C33128PFD32A  
AS7C33128PFD36A  
®
3.3V 128K × 32/36 pipeline burst synchronous SRAM  
Features  
• Asynchronous output enable control  
• Economical 100-pin TQFP package  
• Byte write enables  
• Multiple chip enables for easy expansion  
• 3.3 core power supply  
• Organization: 131,072 words × 32 or 36 bits  
• Fast clock speeds to 166 MHz in LVTTL/LVCMOS  
• Fast clock to data access: 3.5/3.8/4.0/5.0 ns  
• Fast OE access time: 3.5/3.8/4.0/5.0 ns  
• Fully synchronous register-to-register operation  
• Single register “Flow-through” mode  
• Dual-cycle deselect  
- Single-cycle deselect also available (AS7C33128PFS32A/  
AS7C33128PFS36A)  
• Pentium® compatible architecture and timing  
• 2.5V or 3.3V I/O operation with separate V  
DDQ  
• 30 mW typical standby power in power down mode  
*
• NTD™ pipeline architecture available  
(AS7C33128KNTD32A/ AS7C33128NTD36A)  
*
Pin arrangement  
Logic block diagram  
LBO  
CLK  
ADV  
ADSC  
ADSP  
CLK  
CE  
Burst logic  
CLR  
128K × 32/36  
Memory  
DQP /NC  
b
DQP /NC  
c
1
80  
79  
78  
77  
76  
75  
74  
73  
72  
71  
70  
69  
68  
67  
66  
65  
64  
63  
62  
61  
60  
59  
58  
57  
56  
55  
54  
53  
52  
51  
17  
15  
17  
17  
array  
DQ  
D
CE  
CLK  
Q
DQ  
2
c
b
A[16:0]  
Address  
DQ  
b
DQ  
c
3
register  
V
V
4
DDQ  
SSQ  
b
DDQ  
SSQ  
c
V
V
5
DQ  
DQ  
6
36/32  
36/32  
GWE  
BWE  
DQ  
b
DQ  
c
7
D
Q
Q
Q
Q
DQ  
d
DQ  
DQ  
8
b
c
Byte write  
BW  
DQ  
c
9
DQ  
b
d
registers  
V
V
V
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
28  
29  
30  
SSQ  
DDQ  
b
SSQ  
CLK  
V
DQ  
DQ  
c
DDQ  
DQ  
D
c
DQ  
c
DQ  
b
BW  
BW  
c
Byte write  
V
FT  
SS  
registers  
NC  
VDD  
ZZ  
V
DD  
CLK  
D
TQFP 14 × 20 mm  
NC  
V
DQ  
SS  
b
DQ  
DQ  
DQ  
d
b
d
a
Byte write  
DQ  
a
registers  
V
V
CLK  
DDQ  
SSQ  
DDQ  
V
V
SSQ  
d
D
DQ  
DQ  
a
DQ  
a
4
BW  
DQ  
a
DQ  
d
a
Byte write  
DQ  
DQ  
registers  
a
d
CLK  
D
DQ  
d
DQ  
a
V
V
V
SSQ  
DDQ  
SSQ  
CE0  
CE1  
CE2  
V
DQ  
OE  
Output  
registers  
CLK  
Q
Q
DDQ  
DQ  
DQ  
a
Input  
registers  
CLK  
a
d
Enable  
register  
DQ  
d
CE  
CLK  
DQP /NC  
DQP /NC  
a
d
D
Enable  
delay  
Power  
down  
ZZ  
register  
CLK  
Note: Pins 1,30,51,80 are NC for ×32  
OE  
DATA [35:0]  
DATA [31:0]  
FT  
Selection guide  
–166  
6
–150  
6.7  
–133  
7.5  
133  
4
–100  
10  
Units  
ns  
Minimum cycle time  
Maximum clock frequency  
166  
3.5  
475  
130  
30  
150  
3.8  
100  
5
MHz  
ns  
Maximum pipelined clock access time  
Maximum operating current  
Maximum standby current  
450  
110  
30  
425  
100  
30  
325  
90  
mA  
mA  
mA  
Maximum CMOS standby current (DC)  
30  
*
®
Pentium is a registered trademark of Intel Corporation. NTD™ is a trademark of Alliance Semiconductor Corporation. All trademarks mentioned in this document are  
the property of their respective owners.  
3/22/01; v.1.0  
Alliance Semiconductor  
P. 1 of 11  
Copyright © Alliance Semiconductor. All rights reserved.  
1234567...11

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