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AS7C25512PFD32A-166BIN

更新时间： 2024-11-24 19:58:31

品牌	Logo	应用领域
ALSC		时钟 ISM频段静态存储器内存集成电路
页数	文件大小	规格书
24页	576K
描述
Standard SRAM, 512KX32, 3.5ns, CMOS, PBGA165, LEAD FREE, BGA-165

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March 2004

AS7C25512PFD32A

AS7C25512PFD36A

2.5V 512K × 32/36 pipelined burst synchronous SRAM

Features

• 2.5V core power supply

• Organization: 524,288 words × 32 or 36 bits

• Fast clock speeds to 166 MHz in LVTTL/LVCMOS

• Fast clock to data access: 3.5/3.8 ns

• Fast OE access time: 3.5/3.8 ns

• Fully synchronous register-to-register operation

• Dual-cycle deselect

• Linear or interleaved burst control

• Snooze mode for reduced power-standby

• Common data inputs and data outputs

• Boundary scan using IEEE 1149.1 JTAG function

• NTD™ pipelined architecture available

(AS7C251MNTD18A, AS7C25512NTD32A/

AS7C25512NTD36A)

• Single-cycle deselect also available (AS7C251MPFS18A,

AS7C25512PFS32A/AS7C25512PFS36A)

• Asynchronous output enable control

• Available in 100-pin TQFP package and 165-ball BGA

• Individual byte write and global write

• Multiple chip enables for easy expansion

1 NTD™ is a trademark of Alliance Semiconductor Corporation. All trade-

marks mentioned in this document are the property of their respective

owners.

Logic block diagram

LBO

CLK

ADV

ADSC

ADSP

CLK

Burst logic

CLR

512K × 32/36

Memory

array

CLK

A[18:0]

Address

36/32

GWE

BWE

BW_d

DQ_d

Byte write

registers

CLK

DQ_c

Byte write

registers

BW_c

BW_b

BW_a

CLK

DQ_b

Byte write

registers

CLK

DQ_a

Byte write

registers

CLK

CE0

CE1

Output

registers

CLK

CE2

Input

registers

CLK

Enable

CLK

Enable

delay

CLK

Power

down

36/32

DQ[a:d]

Selection guide

-166

-133

7.5

133

3.8

270

Units

Minimum cycle time

Maximum clock frequency

Maximum clock access time

Maximum operating current

Maximum standby current

166

3.5

290

MHz

Maximum CMOS standby current (DC)

3/25/04, v. 1.0

Alliance Semiconductor

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