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AS7C25512PFD32A-100BC PDF预览

AS7C25512PFD32A-100BC

更新时间： 2024-11-28 03:49:03
品牌 Logo 应用领域
美国芯成 - ISSI 静态存储器
页数 文件大小 规格书
2页 92K
描述
Standard SRAM, 512KX32, 4ns, CMOS, PBGA119, 14 X 22 MM, BGA-119

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AS7C25512PFD32A-100BC 数据手册

 浏览型号AS7C25512PFD32A-100BC的Datasheet PDF文件第2页 
October 2001  
Advanced Information  
AS7C25512PFD32A  
AS7C25512PFD36A  
®
2.5V 512K × 32/36 pipeline burst synchronous SRAM  
Features  
• 100-pin TQFP package  
• 119-Ball BGA (7 x 17 Ball Grid Array Package)  
• Byte write enables  
• Multiple chip enables for easy expansion  
• 2.5V core power supply  
• Organization: 524,288 words x 32/36 bits  
• Fast clock speeds to 200MHz in LVTTL/LVCMOS  
• Fast clock to data access: 3.0/3.5/4.0 ns  
• Fast OE access time: 3.0/3.5/4.0 ns  
• Fully synchronous register-to-register operation  
• Single register “Flow-through” mode  
• Dual-cycle deselect  
• 2.5V I/O operation  
*
• NTD™ pipeline architecture available  
(AS7C25512NTD32A/ AS7C25512NTD36A)  
- Single-cycle deselect also available  
(AS7C25512PFS32A/ AS7C25512PFS36A)  
• Pentium® compatible architecture and timing  
®
*
* Pentium is a registered trademark of Intel Corporation. NTD™ is a  
trademark of Alliance Semiconductor Corporation. All trademarks  
mentioned in this document are the property of their respective owners.  
• Asynchronous output enable control  
Logic Block Diagram  
Pin Arrangements:  
LBO  
CLK  
ADV  
ADSC  
ADSP  
CLK  
CE  
Burst logic  
CLR  
512K × 32/36  
Memory  
18  
16  
18  
DQP /NC  
b
DQP /NC  
c
1
80  
79  
78  
77  
76  
75  
74  
73  
72  
71  
70  
69  
68  
67  
66  
65  
64  
63  
62  
61  
60  
59  
58  
57  
56  
55  
54  
53  
52  
51  
19  
array  
D
CE  
CLK  
Q
A[18:0]  
DQ  
b
DQ  
c
2
Address  
register  
DQ  
DQ  
3
b
c
V
V
4
DDQ  
SSQ  
DDQ  
SSQ  
c
V
V
5
DQ  
DQ  
6
36/32  
36/32  
b
GWE  
BWE  
D
Q
Q
Q
Q
DQ  
b
DQ  
c
7
DQ  
d
Byte write  
DQ  
b
DQ  
c
8
BW  
d
registers  
CLK  
DQ  
DQ  
9
b
c
SSQ  
V
V
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
28  
29  
30  
SSQ  
DDQ  
V
V
DQ  
DQ  
c
DDQ  
D
DQ  
DQ  
c
c
b
BW  
DQ  
b
c
Byte write  
registers  
V
FT  
SS  
CLK  
D
NC  
VDD  
ZZ  
V
DD  
TQFP 14 × 20 mm  
512K x 32A/36A  
NC  
DQ  
b
V
SS  
BW  
b
Byte write  
DQ  
DQ  
a
d
registers  
DQ  
a
DQ  
d
CLK  
V
V
DDQ  
DDQ  
V
V
SSQ  
SSQ  
d
D
DQ  
a
DQ  
DQ  
4
a
BW  
a
Byte write  
DQ  
a
DQ  
d
registers  
DQ  
a
DQ  
d
CLK  
D
DQ  
DQ  
a
d
SSQ  
CE0  
CE1  
CE2  
V
V
SSQ  
OE  
Output  
registers  
CLK  
Q
Q
V
V
DDQ  
DDQ  
Input  
registers  
CLK  
Enable  
register  
DQ  
DQ  
a
d
CE  
CLK  
DQ  
a
DQ  
d
DQP /NC  
d
DQP /NC  
a
D
Enable  
delay  
Power  
down  
ZZ  
register  
CLK  
Note: Pins 1,30,51,80 are NC for ×32  
OE  
DATA [35:0]  
DATA [31:0]  
FT  
Selection guide  
-200  
-166  
6
-100  
10  
Units  
Minimum cycle time  
5
ns  
MHz  
ns  
Maximum clock frequency  
200  
3.0  
280  
100  
30  
166  
3.5  
230  
70  
100  
4.0  
150  
50  
Maximum pipelined clock access time  
Maximum operating current  
Maximum standby current  
mA  
mA  
mA  
Maximum CMOS standby current (DC)  
30  
30  
10/3/01; v.0.9.1  
Alliance Semiconductor  
1 of 2  
Copyright © Alliance Semiconductor. All rights reserved.  
12

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