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AS7C252MPFD18A-167TQCN

更新时间： 2024-11-27 15:43:19

品牌	Logo	应用领域
ALSC		时钟 ISM频段静态存储器内存集成电路
页数	文件大小	规格书
22页	559K
描述
Standard SRAM, 2MX18, 3.4ns, CMOS, PQFP100, 14 X 20 MM, LEAD FREE, TQFP-100

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April 2004

AS7C252MPFD18A

2.5V 2M × 18 pipelined burst synchronous SRAM

Features

• 2.5V core power supply

• Linear or interleaved burst control

• Organization: 2,097,152 words × 18 bits

• Fast clock speeds to 200 MHz in LVTTL/LVCMOS

• Fast clock to data access: 3.1/3.4/3.8 ns

• Fast OE access time: 3.1/3.4/3.8 ns

• Fully synchronous register-to-register operation

• Dual-cycle deselect

• Snooze mode for reduced power-standby

• Common data inputs and data outputs

• Boundary scan using IEEE 1149.1 JTAG function

• NTD™ pipelined architecture available

(AS7C252MNTD18A, AS7C251MNTD32A/

AS7C251MNTD36A)

- Single-cycle deselect also available (AS7C252MPFS18A,

AS7C251MPFS32A/AS7C251MPFS36A)

• Asynchronous output enable control

• Available in 100-pin TQFP and 165-ball BGA packages

• Individual byte write and global write

• Multiple chip enables for easy expansion

1 NTD™ is a trademark of Alliance Semiconductor Corporation. All

trademarks mentioned in this document are the property of their

respective owners.

Logic block diagram

LBO

CLK

CLR

ADV

ADSC

ADSP

Burst logic

2M x 18

Memory

array

21 19

A[20:0]

Address

CLK

GWE

BW_b

DQb

Byte Write

registers

BWE

BW_a

CLK

DQa

Byte Write

registers

CLK

CE0

CE1

Output

registers

Input

registers

Enable

CLK

CE2

CLK

Enable

delay

CLK

Power

down

DQ[a,b]

Selection guide

-200

-167

-133

7.5

Units

Minimum cycle time

Maximum clock frequency

Maximum clock access time

Maximum operating current

Maximum standby current

200

3.1

400

120

167

3.4

350

110

133

3.8

MHz

325

100

Maximum CMOS standby current (DC)

4/26/04, v.1.0

Alliance Semiconductor

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AS7C252MPFD18A-200TQC	ALSC	获取价格	2.5V 2M x 18 pipelined burst synchronous SRAM
AS7C252MPFD18A-200TQCN	ALSC	获取价格	2.5V 2M x 18 pipelined burst synchronous SRAM
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