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AS7C251MNTD18A-133BCN

更新时间： 2024-11-27 13:05:39

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ALSC		静态存储器
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December 2004

AS7C251MNTD18A

2.5V 1M x 18 Pipelined SRAM with NTD^TM

Features

• Organization: 1,048,576 words × 18 bits

• Clock enable for operation hold

• Multiple chip enables for easy expansion

• 2.5V core power supply

™

• NTD architecture for efficient bus operation

• Fast clock speeds to 166 MHz

• Fast clock to data access: 3.5/3.8 ns

• Fast OE access time: 3.5/3.8 ns

• Fully synchronous operation

• Self-timed write cycles

• Interleaved or linear burst modes

• Snooze mode for standby operation

• Asynchronous output enable control

• Available in 100-pin TQFP package

• Individual byte write and global write

Logic block diagram

A[19:0]

Address

burst logic

CLK

CE0

CE1

CE2

Write delay

addr. registers

CLK

R/W

BWa

BWb

Control

logic

CLK

ADV / LD

1M x 18

LBO

SRAM

array

CLK

DQ [a,b]

Data

input

CLK

CEN

CLK

Output

DQ [a,b]

Selection guide

-166

-133

7.5

133

3.8

270

Units

Minimum cycle time

Maximum clock frequency

Maximum clock access time

Maximum operating current

Maximum standby current

166

3.5

290

MHz

Maximum CMOS standby current (DC)

12/23/04, v.2.2

Alliance Semiconductor

P. 1 of 18

12 3 4 5 6 7...18

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