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AS7C1026B-10JC

更新时间： 2024-11-19 22:11:11

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ALSC		静态存储器
页数	文件大小	规格书
10页	123K
描述
5 V 64K X 16 CMOS SRAM

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AS7C1026B-10JC 数据手册

March 2004

AS7C1026B

5 V 64K X 16 CMOS SRAM

• TTL-compatible, three-state I/O

• JEDEC standard packaging

- 44-pin 400 mil SOJ

- 44-pin TSOP 2-400

• ESD protection ≥ 2000 volts

• Latch-up current ≥ 200 mA

Features

• Industrial and commercial versions

• Organization: 65,536 words × 16 bits

• Center power and ground pins for low noise

• High speed

- 10/12/15/20 ns address access time

- 5, 6, 7, 8 ns output enable access time

• Low power consumption: ACTIVE

- 605 mW / max @ 10 ns

• Low power consumption: STANDBY

- 55 mW / max CMOS I/O

• 6 T 0.18 u CMOS technology

• Easy memory expansion with CE, OE inputs

Pin arrangement

44-Pin SOJ (400 mil), TSOP 2

I/O15

I/O14

I/O13

I/O12

GND

Logic block diagram

I/O0

I/O1

I/O2

I/O3

64 K × 16

Array

GND

I/O4

I/O5

I/O6

I/O7

A15

A14

A13

A12

I/O11

I/O10

I/O9

I/O8

A10

A11

I/O0–I/O7

I/O8–I/O15

I/O

buffer

Control circuit

Column decoder

Selection guide

-10

-12

-15

-20

Unit

Maximum address access time

Maximum output enable access time

Maximum operating current

110

100

Maximum CMOS standby current

3/26/04, v 1.3

Alliance Semiconductor

P. 1 of 10

12 3 4 5 6 7...10

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