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AS4LC2M8S0-10

更新时间： 2024-11-11 19:45:59
品牌 Logo 应用领域
ALSC 动态存储器
页数 文件大小 规格书
26页 576K
描述
DRAM

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AS4LC2M8S0-10 数据手册

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$GYDQFH#LQIRUPDWLRQ  
$67/&50;63  
$67/&404963  
®
6169#50ð;240ð49#&026#V\QFKURQRXV#'5$0  
)HDWXUHV  
• Automatic and direct precharge  
• Organization:  
• Burst read, single write  
• Can assert random column address in every cycle  
• LVTTL compatible I/ O  
1,048,576 words × 8 bits × 2 banks (2M×8)  
524,288 words × 16 bits × 2 banks (1M×16)  
• All signals referenced to positive edge of clock  
• Dual internal banks controlled by A11 (bank select)  
• High speed  
- 125/ 100/ 83 MHz  
- 6/ 7/ 8.5 ns clock access time  
• Low power consumption  
• 3.3V power supply  
• JEDEC standard package, pinout and function  
- 400 mil, 44-pin TSOP II (2M×8)  
- 400 mil, 50-pin TSOP II (1M×16)  
• Read/ write data masking  
• Programmable burst length (1/ 2/ 4/ 8/ full page)  
• Programmable burst sequence (sequential/ interleaved)  
• Programmable CAS latency (1/ 2/ 3)  
- Active: 576 mW max  
- Standby: 7.2 mW max, CMOS I/ O  
• 4096 refresh cycles, 64 ms refresh interval  
• Auto refresh and self refresh  
3LQ#DUUDQJHPHQW  
3LQ#GHVLJQDWLRQ  
Pin(s)  
Description  
TSOP II  
TSOP II  
VCC  
DQ0  
DQ1  
SSQ  
DQ2  
V
SS  
VCC  
DQ0  
V
SS  
1
2
3
4
5
6
7
8
50  
1
2
3
4
5
6
7
8
9
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
24  
23  
DQM (2M×8)  
UDQM/ LDQM (1M×16)  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
DQ15  
DQ14  
DQ7  
Output disable/ write mask  
V
V
SSQ  
SSQ  
V
V
SSQ  
DQ6  
VCCQ  
DQ1  
VCCQ  
DQ13  
DQ12  
VCCQ  
DQ11  
DQ10  
A0 to A10  
A11  
Address inputs  
Bank select  
DQ3  
VCCQ  
DQ2  
DQ5  
V
V
SSQ  
SSQ  
DQ4  
DQ5  
DQ3  
VCCQ  
NC  
DQ4  
VCCQ  
NC  
NC  
DQM  
CLK  
CKE  
NC  
A9  
A8  
A7  
A6  
A5  
9
DQ0 to DQ7 (2M×8)  
DQ0 to DQ15 (1M×16)  
Input/ output  
V
V
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
SSQ  
SSQ  
DQ6  
DQ7  
VCCQ  
DQ9  
DQ8  
VCCQ  
NC  
UDQM  
CLK  
CKE  
NC  
A9  
A8  
A7  
A6  
A5  
NC  
WE  
CAS  
RAS  
CS  
A11  
A10  
A0  
A1  
A2  
A3  
VCC  
RAS  
Row address strobe  
Column address strobe  
Write enable  
LDQM  
WE  
CAS  
RAS  
CS  
A11  
A10  
A0  
A1  
A2  
A3  
VCC  
CAS  
WE  
CS  
Chip select  
VCC, VCCQ  
VSS, VSSQ  
CLK  
Power (3.3V ± 0.3V)  
Ground  
A4  
V
SS  
23  
24  
25  
28  
27  
26  
A4  
Clock input  
V
SS  
CKE  
Clock enable  
6HOHFWLRQ#JXLGH  
Symbol  
fmax  
tAC  
AS4LC2M8S0-8  
AS4LC2M8S0-10 AS4LC2M8S0-12 Unit  
Bus frequency (CL = 3)  
125  
6
100  
7
83.3  
8.5  
3.0  
1.0  
90  
MHz  
ns  
Maximum clock access time (CL = 3)  
Minimum input setup time  
Minimum input hold time  
tS  
2
2
ns  
tH  
1.0  
72  
100  
1
1.0  
80  
80  
1
ns  
Row cycle time (CL=3, BL=1)  
Maximum operating current  
tRC  
ns  
ICC1  
75  
mA  
mA  
Maximum CMOS standby current, self refresh ICC6  
1
','#440633330$1#6264233  
$//,$1&(#6(0,&21'8&725  
984  
Copyright ©1998 Alliance Semiconductor. All rights reserved.  
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AS4LC2M8S0-12 ALSC

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 		DRAM
AS4LC2M8S0-12TC ALSC

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