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APV1-FREQC-T

更新时间： 2024-11-16 14:32:51

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ABRACON		机械振荡器
页数	文件大小	规格书
2页	750K
描述
CMOS Output Clock Oscillator, 38MHz Min, 640MHz Max

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APV1-FREQC-T 技术参数

生命周期：	Obsolete	Reach Compliance Code：	unknown
风险等级：	5.71	Is Samacsys：	N
其他特性：	TAPE AND REEL; TRI-STATE	频率调整-机械：	NO
频率稳定性：	50%	安装特点：	SURFACE MOUNT
最大工作频率：	640 MHz	最小工作频率：	38 MHz
最高工作温度：	70 °C	最低工作温度：
振荡器类型：	CMOS	物理尺寸：	7mm x 5.08mm x 1.8mm
标称供电电压：	2.5 V	表面贴装：	YES
最大对称度：	55/45 %	Base Number Matches：	1

APV1-FREQC-T 数据手册

CERAMICC SSMMD CRYSSTTAALL CLOCK OSCILLATTOORR

APV SERIES

: PRELIMINARY

5.0 x 7.0 x 1.8mm

APPLICATIONS:

• SONET, Fiber Channel, SERDES

HDTV, OBSAI, CPRI, PCI Express, 1394

FEATURES:

• Low Jitter

• CMOS, PECL or LVDS Output

• Low Power ( 2.5, 3.3V )

• Sub 1pS ( 12kHz - 20MHz )

STANDARD SPECIFICATIONS:

PARAMETERS

Frequency Range

38 MHz to 640 MHz

Operating Temperature

Storage Temperature

0°C to + 70°C (see options)

-55°C to +125°C

Overall Frequency Stability

Supply Voltage (Vdd)

Phase Jitter RMS (12KHz-20MHz)

Period Jitter (peak to peak)

Tri-State Function

50 ppm maꢀx (see options)

2x25V to 3x63V (2x5V to 3x3V 10ꢁ)

0x5pS Typ, 1pS Maꢀ

20pS typx, 30pS maꢀ up to 320 MHz; 50pS typx, 70pS maꢀ 321MHz to 640MHz

For CMOS and LVDS = "1" (VIH ³ 0x7* Vdd) or open: Oscillation;

"0" (VIL < 0x3* Vdd): No oscillation/Hi Z

For PECL See TriState Pin Operation table P Option Standard PECL OE

"0" (VIL < 0x3* Vdd): or Open: Oscillation; "1" (VIH ³ 0x7* Vdd): No oscillation/Hi Z

P Option = "1" (VIH ³ 0x7* Vdd) or open: Oscillation;

"0" (VIL < 0x3* Vdd): No oscillation/Hi Z

PECL

65mA maꢀ (for 38MHz<Fo<320MHz), 90mA maꢀ (320MHz<Fo<640MHz)

45ꢁ min, 50ꢁ typical, 55ꢁ maꢀx

Supply Current (I_DD)

Symmetry (Duty Cycle)

Output Logic High

Output Logic Low

Rise time

V_DD-1x025V min, V_DD-0x880V maꢀx

V_DD-1x810V min, V_DD-1x620V maꢀx

1x5ns maꢀ, 0x6nSec typical

Fall time

1x5ns maꢀ, 0x6nSec typical

CMOS

30mA maꢀ (38MHz<Fo<320MHz)

45ꢁ min, 50ꢁ typ, 55ꢁ maꢀ,

(0x3V ~ 3x0V w/15 pF load) 0x7nS Typx; (20ꢁ-80ꢁ w/50Ω Load) 0x3nS Typx

Supply Current

Symmetry (Duty Cycle)

Rise/ Fall Time

LVDS

45mA maꢀ(for 38MHz<Fo<320MHz), 70mA maꢀ (320MHz<Fo<640MHz)

45ꢁ min, 50ꢁ typical, 55ꢁ maꢀ

Supply Current (I_DD)

Output Clock Duty Cycle @ 1x25V

Output Differential Voltage (V_OD

)

247mV min, 355mV typical, 454mV maꢀ

-50mV min, 50mV maꢀ

VDD Magnitude Change (∆V_OD

)

Output High Voltage

V_OH= 1x6V maꢀ, 1x4V typical

Output Low Voltage

V_OL= 0x9V min, 1x1V typical

Offset Voltage [R_L= 100

Offset Magnitude Voltage[RL = 100

Power-off Leakage (I_OXD) [Vout=VDD or GND, VDD=0V]

Differential Clock Rise Time (t_r) [R_L=100 , CL=10pF]

Differential Clock Fall Time (t_f) [R_L=100 , CL=10pF]

Ω]

V_OS= 1x125V min, 1x2V typical, 1x375V maꢀ

∆V_OS= 0mV min, 3mV typical, 25mV maꢀ

10µA maꢀ, 1µA typical

0x7ns typical, 1x0ns maꢀ, 0x2nS min

Ω]

Ω

ABRACON IS

ISO 9001 / QS 9000

CERTTIIFFIED

30332 Esperanza, Rancho Santa Margarita, California 92688

tel 949-546-8000 | fax 949-546-8001 | www.abracon.com

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