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ADC31JB68RTA25

更新时间： 2024-09-23 21:09:19
品牌 Logo 应用领域
德州仪器 - TI 转换器
页数 文件大小 规格书
71页 3520K
描述
16-Bit, 500-MSPS Analog-to-Digital Converter (ADC) 40-WQFN -40 to 85

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ADC31JB68RTA25 技术参数

是否Rohs认证： 符合生命周期：Obsolete
包装说明：HVQCCN,Reach Compliance Code：compliant
风险等级：5.78最大模拟输入电压：1.7 V
最小模拟输入电压：-1.7 V转换器类型：ADC, PROPRIETARY METHOD
JESD-30 代码：S-PQCC-N40JESD-609代码：e3
长度：6 mm湿度敏感等级：3
模拟输入通道数量：1位数：16
功能数量：1端子数量：40
最高工作温度：85 °C最低工作温度：-40 °C
输出位码：OFFSET BINARY, 2'S COMPLEMENT BINARY输出格式：SERIAL
封装主体材料：PLASTIC/EPOXY封装代码：HVQCCN
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
采样速率：500 MHz座面最大高度：0.8 mm
标称供电电压：1.2 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD宽度：6 mm
Base Number Matches：1

ADC31JB68RTA25 数据手册

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ADC31JB68  
SLASE60A –SEPTEMBER 2015–REVISED SEPTEMBER 2015  
ADC31JB68 Single Channel 16-bit 500 Msps Analog to Digital Converter  
1 Features  
2 Applications  
1
•
Single Channel  
•
•
•
•
•
•
•
•
High IF Sampling Receivers  
Broadband Wireless  
•
•
•
•
•
•
•
•
16-Bit Resolution  
Maximum Clock Rate: 500 Msps  
Small 40-Pin QFN Package (6 x 6 mm)  
Input Buffer Input Bandwidth (3 dB): 1300 MHz  
Aperture Jitter: 80 fs  
Microwave Receivers  
Cable CMTS, DOCSIS 3.1 Receivers  
Communications Test Equipment  
Digitizers  
On Chip Clock Divider: /1, /2, /4  
On Chip Dither  
Software Defined Radio (SDR)  
Radar and Antenna Arrays  
Consistent Dynamic Performance Using  
Foreground and Background Calibration  
3 Description  
The ADC31JB68 is a low power, wide bandwidth 16-  
bit 500 MSPS analog-to-digital converter (ADC). The  
buffered analog input provides uniform input  
impedance across a wide frequency range while  
minimizing sample-and-hold glitch energy. It is  
designed to sample input signals of up to 1.3 GHz.  
•
•
•
•
Input Amplitude and Phase Adjustment  
Input Full Scale: 1.7 Vpp  
Power Supplies: 1.2/1.8/3 V  
JESD204B Interface  
–
–
Subclass 1 Compliant  
2 Lanes at 5 Gbps  
The ADC31JB68 provides excellent spurious-free  
dynamic range (SFDR) over a large input frequency  
range with very low power consumption. On-chip  
dither provides an very clean noise floor. Embedded  
foreground and background calibration ensures  
consistent performance over the temperature range  
and minimizes part to part variation.  
•
•
Support for Multi-chip Synchronization  
Key Specifications  
–
–
Power Dissipation: 915 mW at 500 Msps  
Performance at fin = 210 MHz at –1 dBFS  
–
–
–
–
SNR: 69.3 dBFS  
It supports the JESD204B serial interface with data  
rates up to 5 Gbps on each of 2 lanes, enabling high  
system integration density.  
NSD: –153.3 dBFS/Hz  
SFDR: 80 dBc  
Non-HD2,HD3: –91 dBFS  
The device comes in a 40-pin QFN (6 x 6 mm)  
package.  
–
Performance at fin = 450 MHz at –1 dBFS  
–
–
–
–
SNR: 67 dBFS  
Device Information(1)  
NSD: –151 dBFS/Hz  
SFDR: 77 dBc HD2,3  
Non-HD2,HD3: –89 dBFS  
PART NUMBER  
PACKAGE  
BODY SIZE (NOM)  
ADC31JB68  
WQFN (40)  
6.00 mm × 6.00 mm  
(1) For all available packages, see the orderable addendum at  
the end of the datasheet.  
SPACE  
Transmitted Eye at Output of 18-inch, 5-mil. FR4  
Microstrip Trace at 5 Gb/s with Optimized De-Emphasis  
Spectrum with -1 dBFS 450 MHz Input  
0
-10  
-20  
-30  
-40  
-50  
-60  
-70  
-80  
-90  
-100  
-110  
-120  
0
25  
50  
75 100 125 150 175 200 225 250  
Frequency [MHz]  
1
An IMPORTANT NOTICE at the end of this data sheet addresses availability, warranty, changes, use in safety-critical applications,  
intellectual property matters and other important disclaimers. PRODUCTION DATA.  
 
 
 
 
 
 
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型号 品牌 获取价格 描述 数据表
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