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Datasheet > 转换器 > 数模转换器> AD5512AACPZ
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AD5512AACPZ

更新时间： 2024-01-22 20:22:10
品牌 Logo 应用领域
亚德诺 - ADI 转换器数模转换器
页数 文件大小 规格书
24页 838K
描述
2.7 V to 5.5 V, Serial-Input, Voltage-Output, 16-/12-Bit nanoDACs in LFCSP

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AD5512AACPZ 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：QFN包装说明：3 X 3 MM, MO-220WEED, LFCSP-16
针数：16Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.8Is Samacsys：N
转换器类型：D/A CONVERTER输入位码：BINARY
输入格式：SERIALJESD-30 代码：S-XQCC-N16
长度：3 mm最大线性误差 (EL)：0.0244%
位数：12功能数量：1
端子数量：16最高工作温度：105 °C
最低工作温度：-40 °C封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装等效代码：LCC16,.12SQ,20
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
电源：3/5 V认证状态：Not Qualified
座面最大高度：0.8 mm标称安定时间 (tstl)：1 µs
子类别：Other Converters最大压摆率：0.15 mA
标称供电电压：5 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD宽度：3 mm
Base Number Matches：1

AD5512AACPZ 数据手册

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Preliminary Technical Data  
AD5541A/AD5542A/AD5512AA  
PIN CONFIGURATIONS AND FUNCTION DESCRIPTIONS  
REF  
CS  
1
2
3
4
8
7
6
5
GND  
VDD  
VOUT  
CLR  
VDD  
VOUT  
AGND  
REF  
1
2
3
4
5
10 VLOGIC  
AD5541A-1  
TO P VIEW  
(Not to Scale)  
9
8
7
6
DGND  
LDAC  
DIN  
AD5541A  
TO P VIEW  
(Not to Scale)  
SCLK  
DIN  
CS  
SCLK  
NC = NO CO NNECT  
NC = NO CO NNECT  
Figure 6. AD5541A-1 8-Lead LFCSP Pin Configuration  
Figure 8. AD5541A 10-Lead LFCSP Pin Configuration  
VDD  
VOUT  
AGND  
REF  
1
2
3
4
5
10 VLOGIC  
9
8
7
6
DGND  
LDAC  
DIN  
AD5541A  
V
1
2
3
4
8
7
6
5
V
DD  
O UT  
TOP VIEW  
(Not to Scale)  
AD5541A  
AG ND  
REF  
CS  
DG ND  
DIN  
TO P VIEW  
(Not to Scale)  
CS  
SCLK  
SCLK  
NC = NO CONNECT  
Figure 9. AD5541A 10-Lead MSOP Pin Configuration  
Figure 7. AD5541A 8-Lead SOIC Pin Configuration  
Table 4. AD5541A Pin Function Descriptions  
Pin No.  
8-Lead  
LFCSP  
8-Lead 10-Lead 10-Lead  
SOIC  
LFCSP  
MSOP  
Mnemonic Description  
6
1
2
3
2
3
4
2
3
4
VOUT  
AGND  
REF  
Analog Output Voltage from the DAC.  
Ground Reference Point for Analog Circuitry.  
Voltage Reference Input for the DAC. Connect to an external 2.5 V reference.  
Reference can range from 2 V to VDD.  
1
CS  
2
3
4
5
5
6
5
6
Logic Input Signal. The chip select signal is used to frame the serial data input.  
SCLK  
Clock Input. Data is clocked into the input register on the rising edge of SCLK.  
Duty cycle must be between 40% and 60%.  
4
6
±
±
DIN  
Serial Data Input. This device accepts 16-bit words. Data is clocked into the  
input register on the rising edge of SCLK.  
±
8
9
1
9
1
DGND  
VDD  
Digital Ground. Ground reference for digital circuitry.  
Analog Supply Voltage, 5 V ± 10%.  
Asynchronous Clear Input. The CLR input is falling edge sensitive. When CLR is  
low, all LDAC pulses are ignored. When CLR is activated, the input register and  
the DAC register are cleared to the model selectable midscale or zeroscale .  
Logic Power Supply.  
±
5
CLR  
10  
8
10  
8
VLOGIC  
LDAC  
LDAC Input. When this input is taken low, the DAC register is simultaneously  
updated with the contents of the input register.  
Rev. PrA | Page ± of 24  
1...45678910...24

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型号 品牌 描述 获取价格 数据表
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