AD5512AACPZ

更新时间： 2024-01-23 02:02:39

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亚德诺 - ADI		转换器数模转换器
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24页	838K
描述
2.7 V to 5.5 V, Serial-Input, Voltage-Output, 16-/12-Bit nanoDACs in LFCSP

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AD5512AACPZ 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	QFN	包装说明：	3 X 3 MM, MO-220WEED, LFCSP-16
针数：	16	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.8	Is Samacsys：	N
转换器类型：	D/A CONVERTER	输入位码：	BINARY
输入格式：	SERIAL	JESD-30 代码：	S-XQCC-N16
长度：	3 mm	最大线性误差 (EL)：	0.0244%
位数：	12	功能数量：	1
端子数量：	16	最高工作温度：	105 °C
最低工作温度：	-40 °C	封装主体材料：	UNSPECIFIED
封装代码：	HVQCCN	封装等效代码：	LCC16,.12SQ,20
封装形状：	SQUARE	封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
电源：	3/5 V	认证状态：	Not Qualified
座面最大高度：	0.8 mm	标称安定时间 (tstl)：	1 µs
子类别：	Other Converters	最大压摆率：	0.15 mA
标称供电电压：	5 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	QUAD	宽度：	3 mm
Base Number Matches：	1

AD5512AACPZ 数据手册

Preliminary Technical Data

AD5541A/AD5542A/AD5512AA

Parameter

Min

Typ

Max

Unit

Test Condition

POWER REQUIREMENTS

V_DD

I_DD

V_LOGIC

2.±

1.8

5.5

TBD

5.5

µA

200

I_LOGIC

200

1.5

TBD

µA

Power Dissipation

¹Reference input resistance is code-dependent, minimum at 0x8555.

²Guaranteed by design, not subject to production test.

TIMING CHARACTERISTICS

V_LOGIC= 1.8 V to 5.5 V V, V_DD= 5V, V_REF= 2.5 V, V_INH= 90% of V_LOGIC, V_INL= 10% of V_LOGIC, AGND = DGND = 0 V; −40°C < T_A< +105°C,

unless otherwise noted.

Table 2.

Parameter^{1, 2}

Limit

Unit

Description

f_SCLK

t₁

t₂

MHz max

ns min

SCLK cycle frequency

SCLK cycle time

SCLK high time

t₃

SCLK low time

t₄

CS low to SCLK high setup

CS high to SCLK high setup

SCLK high to CS low hold time

SCLK high to CS high hold time

Data setup time

t₅

t₆

t_±

t₈

t₉

Data hold time (V_INH= 90% of V_DD, V_INL= 10% of V_DD)

Data hold time (V_INH= 3V, V_INL= 0 V)

LDAC pulsewidth

t₉

t₁₀

t₁₁

t₁₂

t₁₃

CS high to LDAC low setup

CS high time between active periods

CLR pulsewidth

¹Guaranteed by design and characterization. Not production tested

²All input signals are specified with t_R= t_F= 1 ns/V and timed from a voltage level of (V_INL+ V_INH)/2.

Figure 5. Timing Diagram

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